JPS58196675A - 仮想マシンシステムにおけるアドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野の説明） 本発明は仮想マシンシステムにおけるアドレス変換方式
に関し、Ｉｌ！ＩＫ斯１かるアドレス変換方式の構成に
関する。

（従来技術の説明） 従来から仮想マシンシステ五においては、アドレス変換
テーブルを主記憶装置の内部に設け、仮想マシンのアド
レスを実アドレスに変換していたため、アドレス変換の
速度が低いという欠点があつ九。

（発明の詳細な説明） 本発明の目的は仮想マシン識別子と仮想マシン上ノ実ア
ドレスの一部分とをアドレス［換バッファのキイ部とし
て使用し、実アドレスの一部分重たは全部をアドレス変
換バッファのデータ部として使用して、仮想マシン上で
実アドレスのキイ部以外の部分をアドレス変換バッファ
のアドレスとしてアドレス変換バッファ内容の読出し、
あるいは書込みを実行すると共に、アドレス変換バッフ
ァから読出されたデータのキイ部がアドレス情報の対応
する部分と一致した場合にはデータ部を実アドレスの一
部または全部とし、−款しなかりえ場合Ｋｌｆｉアドレ
ス変換テープフルからアドレス変換部によって求めたア
ドレス情報を実アドレスの一部または全部として使用す
るととＫよ）上記欠点を除去し、仮１１８！シンシステ
ムにおけるアドレス変換を高速化する方式を提供するこ
とＫある。

（発明の構成と作用の説明） 本発明によるアドレス変換方式は仮＠　ｗ　シｙ　シス
テムにおいて使用される実チヤネル制御装置に置型れる
。本発明による仮想マシンシステムにおけるアドレス変
換方式はアドレス変換バッファと。

アドレス変換部と、アドレス変換パンファ制御部と、ア
ドレスレジスタと、比較部と１選択部とを具備して構成
した方式である。

アドレス変換バッファは仮ｌＩｊマシン繊別子と仮想マ
シン上の笑アドレスの一部とをキイ部として使用し、ア
ドレス変換テーブルを格納するものである。アドレス変
換テーブルのデータ部は実アドレスの一部分を走は全部
から成立つ。よって、アドレス変換部はアドレス変換テ
ーブルによって仮想マシン上の実アドレスを実マシン上
の実アドレスの一部または全部に変換するものである。

アト　　ＩＬ／Ｊ［換／（ソフア制御部はアドレスｆ１
１ｍｌＫよって求給え実アドレスの−ｌｌまたは全部を
アドレス変換バッファのデータ部に書込み、仮ＩＩｉマ
シン識別子と仮想マシン上の実アドレスの一部とをアド
レス変換バッファのキイ部に書込むものである。

アドレスレジスタはキイ部以外であって仮想マシン上の
実アドレスの一部をアドレス情報として使用し、アドレ
ス変換バッファの書込み、読出しを実行するための一時
記憶装置である。比較部はアドレス変換バッファかも送
出された読出しデータのキイ部と、アドレスレジスタに
セットされたアドレス情報の対応する部分とが一致する
か否かを検出するものである。比較部によって一致が検
出されたとＩＫは選択部はアドレス変換バッファからの
読出しデータを実マシンの実アドレス部の一部ま九は全
部として選択し、一致が検出されないときには選択部は
アドレス変換部によって求めたアドレス情報を実マシン
の実アドレスの一部または全部として選択する。

（実施例の説明） 次に本発明について図面を参照して詳細に説明する。

第１図は本発明によって仮想マシンシステムにおけるア
ドレス変換方式を実現するための一実施例を示す装置の
ブロック図である。第１図においてアドレス変換方式を
実現する装置はアドレスレジ；；夕１と、アドレス変換
バッフアズと、比較部３と１選択部４と、アドレス変換
部５と、アドレス変換バッファ制御部６とから威立つ。

仮想マシンシステムに使用される実チヤネル制御装置に
おいて、仮想！シン識別子と仮想マシン上の実アドレス
とがアドレス情報としてアドレスレジスタ１に与えられ
る。そこで、仮想マシン上の実アドレスの一部がアドレ
スレジスタ１から信号線１０１を介してアドレス変換パ
ッフス２にアドレスとして与えられる１、このアドレス
にしたがって、アドレス変換バッフツクの内容が読出さ
れる。アドレス変換バッファ宜から読出されたデータの
うち、仮ｌｌ！ｉシン識別子、ならびに仮Ｓ−ンン上の
実アドレスの一部Ｆｉ々イ部となるが、これらの内アド
レス変換バッファのアドレス情報となるもの以外のデー
タの一部分が信号線１０４に出力される。

比較部３ではアドレスレジスタ１かも信号線１００を介
して送出されるキイ部のデータと、信号線１０４を介し
てアドレス変換バッファ２から読出されたデータの一部
分とが比較される。比較部３で両データに一致がとれる
と信号１１１０−の信号の状態が１になる。そこで、選
択部４では信号４１１０５に読出されているアドレス変
換バッファ２の内容のデータ部を選択する。信号＠１０
１ではこのデータ部は夾アドレスの一部となる。実アド
レスは信号線１０７’に送出され九データと。

信号線１０ＨＣ送出されたデータとから成立つ。

信号線１０２に送出されたデータは、アドレスレジスタ
１に与えられたデータのうち変換が不要な部分である。

上のよう圧して求めた実アドレスを使用してキャッシュ
メモリ、または主記憶装置をアク七スし、アドレシング
する。比較部３で上記両データ間の一致が得られなかっ
た場合には変換すべきデータを信号線１（ｌを介してア
ドレス変換部５へ入力し、アドレス変換した出力を選択
部４によって選択し、信号線１０７に出力する。このと
き、アドレス変換バッファ制御部６によってアドレスレ
ジスタ１の値がアドレス変換されるが、アドレス変換さ
れた値が出力されるまで保持すべ自信号＃ｉ信号線１０
１を介してアドレス変換バッファ制御部６から指示され
る。アドレス変換され良値が出力された後、信号線１１
０を介してアドレス変換バッファ１に対しキイ部とデー
タ部とを書込むための指示がアドレス変換バッファ制御
部・から送出される。

（発制の効果の説明） 本発明には以上説明したように、実チヤネル制御装置の
アドレス変換バッファのキイ部として、仮Ｓ−シン識別
子と仮＠ｉシン上の実アドレスの一部とを設定し、アド
レス変換バッファのアドレス情報として仮Ｓ−シン上の
実アドレスのキイ部以件のアドレス情報の一部をアドレ
スレジスタに与え、アドレス変換バッファのキイ部がア
ドレスレジスタの内容の一部に一致したとき、データ部
　　　　　　　１として貌出し友爽アドレスの一部、ｔ
たは全部をアク竜スすべ自メ％すの実アドレスの一部ｔ
たは全部として使用することＫよ〕、仮想マシンシステ
ムにおけゐアドレス変換を高速化できるという効果があ
る。

【図面の簡単な説明】

第１図は本発明によって構成した仮想マシンシステムに
おけるアドレス変換方式の一実施例を示すブロック図で
ある。 １・・・アドレスレジスタ ２・・・アドレス変換バッファ ３・・・比較部 ４・・・ｆ折部 Ｓ−・・アドレス変換部 ６・・・アドレス変換バッファ制御部 １００〜１１０・・・信号線 特許出願人　Ｈ本電気株式会社 代理人　弁理士　井　ノ　ロ　　　壽

Claims (1)

【特許請求の範囲】
1. 実チヤネル制御装置に′ｔ！ｒｉれ、仮想マシンシステ
   ムにおいて使用されるアドレス変換方式において、仮想
   マシン識別子と仮Ｓ−シン上の実アドレスの一部とをキ
   イ部として使用し、実アドレスの一部分または全部をデ
   ータ部として使用しえアドレス変換バッファと、アドレ
   ス変換テーブルによって前記仮想マシン上の夷アドレス
   を実！シン上の実アドレスの一部または全部に変換する
   ためのアト−変換部換部と、前記アドレス変換部によっ
   て求め九帥記奥アドレスの一部または全部を帥記アドレ
   ス費換バッファのデータ部に書込み、前記仮想マシン峻
   別子と前記仮想！シン上の実アドレスの一部と−をアド
   レス変換バッファのキイ部に書込むためのアドレス変換
   バッファ制御部と、前記キイ部以外であって前記仮想マ
   シン上の実アドレスノ一部ヲアドレス情報として前記ア
   ドレス変換バッファの書込み、読出しを実行するための
   アドレスレジスタと、前記アドレス変換バッファから送
   出され友読出しデータのキイ部と、ＩＩｔｌ記アドレア
   ドレスレジスタト場れ九前記アドレス情報の対応する部
   分とが一部するか否かを検出するための比較部と、前記
   比較部によって前記一致が検出されたと自には前記アド
   レス変換バッファからの絞出しデータを藺配実マシンの
   前記実アドレスの一部または全部として選択し、前記一
   致が検出されないと自ＫＦｉ前記アドレス質換部によっ
   て求めたアドレス情報を前記実マシンの前記実アドレス
   の一部または全部として選択するための選択部とを具備
   し大ことを特徴とする装置によって構成した仮想マシン
   システムにおけるアドレス変換方式。