JPS6341106B2 - - Google Patents
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- Publication number
- JPS6341106B2 JPS6341106B2 JP57231894A JP23189482A JPS6341106B2 JP S6341106 B2 JPS6341106 B2 JP S6341106B2 JP 57231894 A JP57231894 A JP 57231894A JP 23189482 A JP23189482 A JP 23189482A JP S6341106 B2 JPS6341106 B2 JP S6341106B2
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- Japan
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- data
- store
- control unit
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- 239000000872 buffer Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 7
- 238000013500 data storage Methods 0.000 claims 2
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000007853 buffer solution Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ベクトルデータ処理装置における記
憶制御方式に関し、特に複数エレメントデータを
比較的少ないデータバツフアを用いて高速ストア
するための記憶制御方式に関する。
憶制御方式に関し、特に複数エレメントデータを
比較的少ないデータバツフアを用いて高速ストア
するための記憶制御方式に関する。
第１図は、ベクトルデータ処理装置の記憶制御
機構の概略を、ブロツク図で示したものである。
図中、１はアクセスパイプライン、２はベクトル
レジスタ、３はマスクレジスタ、４は複数エレメ
ントデータのバウンダリを変換するためのアライ
ン回路、５はブロツクデータのための先頭アドレ
ス生成および論理アドレス／実アドレス変換を行
なうアドレス操作部、６は主メモリ制御部、７は
ECC生成およびチエツクあるいは部分書込動作
を必要とするストア（以後、パーシヤルストアと
いう）の際のマージ処理などを行なうデータ操作
部、８はアドレスパイプラインおよびメモリアク
セス優先順位決定回路（以後、プライオリテイ回
路という）、９は主メモリを表わす。
機構の概略を、ブロツク図で示したものである。
図中、１はアクセスパイプライン、２はベクトル
レジスタ、３はマスクレジスタ、４は複数エレメ
ントデータのバウンダリを変換するためのアライ
ン回路、５はブロツクデータのための先頭アドレ
ス生成および論理アドレス／実アドレス変換を行
なうアドレス操作部、６は主メモリ制御部、７は
ECC生成およびチエツクあるいは部分書込動作
を必要とするストア（以後、パーシヤルストアと
いう）の際のマージ処理などを行なうデータ操作
部、８はアドレスパイプラインおよびメモリアク
セス優先順位決定回路（以後、プライオリテイ回
路という）、９は主メモリを表わす。
一般の汎用計算機では、キヤツシユメモリ等の
バツフアシステムをそなえているため、メモリリ
クエストと同時にストアデータをメモリ側に供給
する方式をとつていても、メモリのアクセス待ち
になつたときのデータの待機スペースは十分に確
保できる。
バツフアシステムをそなえているため、メモリリ
クエストと同時にストアデータをメモリ側に供給
する方式をとつていても、メモリのアクセス待ち
になつたときのデータの待機スペースは十分に確
保できる。
しかし、上記のようなバツフアシステムをもた
ないベクトルデータ処理装置では、たとえば４エ
レメント（32バイト）もの並列データの同時スト
アが行なわれるため、主メモリ制御部に、大量の
データを保持できる機能をもたせなければならな
い。たとえば、主メモリのアクセスにおいて、チ
ヤネルや他のスカラ処理装置からのアクセスと競
合するため、主メモリ制御部にアドレスバツフア
と同じ段数のストアバツフアとが必要になり、ま
たパーシヤルストア時には、ECC生成のため、
一旦、主メモリの同一アドレスからデータをフエ
ツチし、ストアデータとマージしてから主メモリ
へ書き込む操作が必要になる。この場合、たとえ
ば15サイクル程度の時間を要しているから、主メ
モリ制御部に、15段程度のアドレスパイプライン
が必要となり、したがつてストアデータについて
も同じ段数のデータバツフアが必要となつて、ハ
ードウエア量が増大する。
ないベクトルデータ処理装置では、たとえば４エ
レメント（32バイト）もの並列データの同時スト
アが行なわれるため、主メモリ制御部に、大量の
データを保持できる機能をもたせなければならな
い。たとえば、主メモリのアクセスにおいて、チ
ヤネルや他のスカラ処理装置からのアクセスと競
合するため、主メモリ制御部にアドレスバツフア
と同じ段数のストアバツフアとが必要になり、ま
たパーシヤルストア時には、ECC生成のため、
一旦、主メモリの同一アドレスからデータをフエ
ツチし、ストアデータとマージしてから主メモリ
へ書き込む操作が必要になる。この場合、たとえ
ば15サイクル程度の時間を要しているから、主メ
モリ制御部に、15段程度のアドレスパイプライン
が必要となり、したがつてストアデータについて
も同じ段数のデータバツフアが必要となつて、ハ
ードウエア量が増大する。
本発明の目的は、ベクトルデータ処理装置にお
いて、処理速度を損わずにデータバツフア量を削
減することにあり、そのため、主メモリ制御部に
対するメモリリクエスト信号およびアドレスの供
給とデータの供給とを分離し、メモリリクエスト
信号およびアドレスの供給をまず行なつて主メモ
リへのアクセスが許可される場合に、主メモリ制
御部へのデータ供給を行なうようにするものであ
る。
いて、処理速度を損わずにデータバツフア量を削
減することにあり、そのため、主メモリ制御部に
対するメモリリクエスト信号およびアドレスの供
給とデータの供給とを分離し、メモリリクエスト
信号およびアドレスの供給をまず行なつて主メモ
リへのアクセスが許可される場合に、主メモリ制
御部へのデータ供給を行なうようにするものであ
る。
本発明の構成は、それにより、ベクトルレジス
タと主メモリと、該ベクトルレジスタおよび主メ
モリの間でデータ転送を行なうアクセスパイプラ
インと、主メモリ制御部とを有するベクトルデー
タ処理装置において、上記アクセスパイプライン
はデータバツフアをそなえ、ストア命令により、
メモリリクエストおよびアドレスを主メモリ制御
部へ供給するとともに、ストアデータをベクトル
レジスタから読み出してデータバツフアに貯えて
おき、主メモリへのストアが可能になつたとき、
主メモリ制御部から出力されるストア許可信号に
よりデータバツフアから主メモリ制御部へストア
データを読み出して、主メモリへストアするよう
に制御することを特徴とする。
タと主メモリと、該ベクトルレジスタおよび主メ
モリの間でデータ転送を行なうアクセスパイプラ
インと、主メモリ制御部とを有するベクトルデー
タ処理装置において、上記アクセスパイプライン
はデータバツフアをそなえ、ストア命令により、
メモリリクエストおよびアドレスを主メモリ制御
部へ供給するとともに、ストアデータをベクトル
レジスタから読み出してデータバツフアに貯えて
おき、主メモリへのストアが可能になつたとき、
主メモリ制御部から出力されるストア許可信号に
よりデータバツフアから主メモリ制御部へストア
データを読み出して、主メモリへストアするよう
に制御することを特徴とする。
〔発明の実施例〕
以下に、本発明を実施例にしたがつて説明す
る。
る。
第２図は、本発明実施例の構成図であり、第３
図ａ，ｂはその動作シーケンスを示すタイムチヤ
ートである。
図ａ，ｂはその動作シーケンスを示すタイムチヤ
ートである。
第２図において、１０はアクセスパイプライ
ン、１１は主メモリ制御部、１２は主メモリ、１
３は加算器、１４はアドレス変換部、１５はアド
レスバツフア、１６はアドレスパイプライン、１
７乃至２２は一時保持用レジスタ、２３はアクセ
ス制御回路、２４はベクトル出力レジスタVOR、
２５はデータバツフア、２６はアライン回路、２
７はデータ操作部を示す。
ン、１１は主メモリ制御部、１２は主メモリ、１
３は加算器、１４はアドレス変換部、１５はアド
レスバツフア、１６はアドレスパイプライン、１
７乃至２２は一時保持用レジスタ、２３はアクセ
ス制御回路、２４はベクトル出力レジスタVOR、
２５はデータバツフア、２６はアライン回路、２
７はデータ操作部を示す。
ベクトルデータは、４バイトあるいは８バイト
を１エレメントとして処理され、更にメモリアク
セスは、４エレメントを同時並列に実行する。
を１エレメントとして処理され、更にメモリアク
セスは、４エレメントを同時並列に実行する。
第３図ａは、４エレメントのサイズ全体のデー
タをそのままストアするベクトルフルストアを実
行する場合のタイミングチヤートであり、以下、
この図に沿つて説明する。
タをそのままストアするベクトルフルストアを実
行する場合のタイミングチヤートであり、以下、
この図に沿つて説明する。
まず、ベクトルストア命令が発信されたことに
より、アクセスパイプライン１０の加算器１３
は、ロジカルアドレスとデイスタンス（８バイ
ト）とにより、エレメントの先頭アドレスを生成
し、アドレス変換部１４は、これを主メモリ１２
の実アドレスに変換し、主メモリ制御部１１にリ
クエストする。この実アドレスは、主メモリ制御
部１１に供給され、その中の８段構成のアドレス
バツフア１５に一旦格納される。他方、４エレメ
ントのデータは、VOR２４からアクセスパイプ
ラインのデータバツフア２５に一旦格納される。
より、アクセスパイプライン１０の加算器１３
は、ロジカルアドレスとデイスタンス（８バイ
ト）とにより、エレメントの先頭アドレスを生成
し、アドレス変換部１４は、これを主メモリ１２
の実アドレスに変換し、主メモリ制御部１１にリ
クエストする。この実アドレスは、主メモリ制御
部１１に供給され、その中の８段構成のアドレス
バツフア１５に一旦格納される。他方、４エレメ
ントのデータは、VOR２４からアクセスパイプ
ラインのデータバツフア２５に一旦格納される。
主メモリ制御部１１のアクセス制御回路２３
は、プライオリテイ制御機能をもち、プライオリ
テイをとつて主メモリ１２へのアクセスが許可さ
れる場合、主メモリ制御部１１と主メモリ１２側
の記憶制御部との間でDTW信号（Data
Transfer Warning）をやりとりし、またアクセ
スパイプライン１０に対してプライオリテイ許可
信号を送る。
は、プライオリテイ制御機能をもち、プライオリ
テイをとつて主メモリ１２へのアクセスが許可さ
れる場合、主メモリ制御部１１と主メモリ１２側
の記憶制御部との間でDTW信号（Data
Transfer Warning）をやりとりし、またアクセ
スパイプライン１０に対してプライオリテイ許可
信号を送る。
アクセスパイプライン１０は、これによりデー
タバツフア２５からアライン回路２６へ、４エレ
メントのストアデータを並列に読み出し、主メモ
リ１２内のデータ配列とインタフエースをとるた
めのアラインを行なう。なお、データバツフア２
５は、アドレスバツフア１５の段数と同じ８段で
構成されている。
タバツフア２５からアライン回路２６へ、４エレ
メントのストアデータを並列に読み出し、主メモ
リ１２内のデータ配列とインタフエースをとるた
めのアラインを行なう。なお、データバツフア２
５は、アドレスバツフア１５の段数と同じ８段で
構成されている。
アラインされたストアデータは、直ちに主メモ
リ制御部１１のデータ操作部２７に供給され、
ECC（エラーチエツクコード）が付加される。こ
こで、主メモリ制御部１１は、主メモリ１２へス
トアリクエストおよびアドレス、ストアデータを
送り、データのストアを実行させる。
リ制御部１１のデータ操作部２７に供給され、
ECC（エラーチエツクコード）が付加される。こ
こで、主メモリ制御部１１は、主メモリ１２へス
トアリクエストおよびアドレス、ストアデータを
送り、データのストアを実行させる。
第３図ｂは、パーシヤルストアを実行する場合
のタイミングチヤートである。パーシヤルストア
の場合には、ストアデータがストア単位である４
エレメントのフルサイズになつていないため、主
メモリ内の有効データを破壊しないよう、一旦、
主メモリの対応アドレスのデータをフエツチし
て、そのフエツチデータとストアデータをマージ
し、そのマージされたデータについてECCを作
成してからストアする手順がとられる。
のタイミングチヤートである。パーシヤルストア
の場合には、ストアデータがストア単位である４
エレメントのフルサイズになつていないため、主
メモリ内の有効データを破壊しないよう、一旦、
主メモリの対応アドレスのデータをフエツチし
て、そのフエツチデータとストアデータをマージ
し、そのマージされたデータについてECCを作
成してからストアする手順がとられる。
したがつて、パーシヤルストアでは、メモリリ
クエストについてのプライオリテイが許可された
あとに主メモリフエツチの動作が挿入され、また
アラインのあとにECC付加とともにマージ処理
が行なわれる点が、第３図ａのフルストアの動作
シーケンスと相違しているところである。
クエストについてのプライオリテイが許可された
あとに主メモリフエツチの動作が挿入され、また
アラインのあとにECC付加とともにマージ処理
が行なわれる点が、第３図ａのフルストアの動作
シーケンスと相違しているところである。
具体的な動作では、上記した主メモリのフエツ
チ動作の間（たとえば、15サイクルの時間とす
る）、そのアドレスは、15段のアドレスパイプラ
イン１６を回され、そこから主メモリへのアドレ
ス出力レジスタ２２へ現われるようにされる。そ
してその間の適切なタイミングにおいて、アクセ
スパイプライン１０へ制御信号を出力し、データ
バツフア２５からアライン回路２６への、ストア
データの読み出しを行ない、アラインしたあと、
データ操作部２７に供給する。データ操作部２７
では、上記したようにECC付加と、先にフエツ
チしたデータとの間でのマージを行ない、主メモ
リ１２へ出力する。なお、上記したタイミング
は、アクセスパイプライン１０へ制御信号を出力
してからフエツチしたデータとの間でマージされ
るまでの時間が選ばれるとともに、アクセスパイ
プライン１０へ送出する制御信号は、アクセスパ
イプライン１０に対してあたかもプライオリテイ
がとられたかのようにみせるためにプライオリテ
イ許可信号として送られる。このようにして、パ
ーシヤルストアが実行される。
チ動作の間（たとえば、15サイクルの時間とす
る）、そのアドレスは、15段のアドレスパイプラ
イン１６を回され、そこから主メモリへのアドレ
ス出力レジスタ２２へ現われるようにされる。そ
してその間の適切なタイミングにおいて、アクセ
スパイプライン１０へ制御信号を出力し、データ
バツフア２５からアライン回路２６への、ストア
データの読み出しを行ない、アラインしたあと、
データ操作部２７に供給する。データ操作部２７
では、上記したようにECC付加と、先にフエツ
チしたデータとの間でのマージを行ない、主メモ
リ１２へ出力する。なお、上記したタイミング
は、アクセスパイプライン１０へ制御信号を出力
してからフエツチしたデータとの間でマージされ
るまでの時間が選ばれるとともに、アクセスパイ
プライン１０へ送出する制御信号は、アクセスパ
イプライン１０に対してあたかもプライオリテイ
がとられたかのようにみせるためにプライオリテ
イ許可信号として送られる。このようにして、パ
ーシヤルストアが実行される。
データバツフア２５に空きが生じると、アクセ
スパイプライン１０は自動的にレジスタの読み出
しの制御回路により、ベクトルレジスタあるいは
マスクレジスタにある次のストアデータを読み出
し、VORを介してデータバツフア２５へ転送さ
せる。
スパイプライン１０は自動的にレジスタの読み出
しの制御回路により、ベクトルレジスタあるいは
マスクレジスタにある次のストアデータを読み出
し、VORを介してデータバツフア２５へ転送さ
せる。
以上のように、本発明によれば、ストアデータ
は、常に主メモリへのアクセスが可能になつた場
合に限り主メモリ制御部へ供給されるため、従
来、メモリリクエストと同時に無条件にストアデ
ータを供給していたのにくらべ、データバツフア
の利用効率が上り、データバツフアの容量を削減
することができる。
は、常に主メモリへのアクセスが可能になつた場
合に限り主メモリ制御部へ供給されるため、従
来、メモリリクエストと同時に無条件にストアデ
ータを供給していたのにくらべ、データバツフア
の利用効率が上り、データバツフアの容量を削減
することができる。
第１図はベクトルデータ処理装置における記憶
制御機構のブロツク図、第２図は本発明実施例の
構成図、第３図ａ，ｂは実施例動作を示すタイム
チヤートである。 図中、１０はアクセスパイプライン、１１は主
メモリ制御部、１２は主メモリ、１３は加算器、
１４はアドレス変換部、１５はアドレスバツフ
ア、１６はアドレスパイプライン、２３はアクセ
ス制御回路、２５はデータバツフア、２６はアラ
イン回路、２７はデータ操作部を表わす。
制御機構のブロツク図、第２図は本発明実施例の
構成図、第３図ａ，ｂは実施例動作を示すタイム
チヤートである。 図中、１０はアクセスパイプライン、１１は主
メモリ制御部、１２は主メモリ、１３は加算器、
１４はアドレス変換部、１５はアドレスバツフ
ア、１６はアドレスパイプライン、２３はアクセ
ス制御回路、２５はデータバツフア、２６はアラ
イン回路、２７はデータ操作部を表わす。
Claims (1)
- 【特許請求の範囲】 １ ベクトルレジスタと主メモリと、該ベクトル
レジスタおよび主メモリの間でデータ転送を行な
うアクセスパイプラインと、主メモリ制御部とを
有するベクトルデータ処理装置において、上記ア
クセスパイプラインはデータバツフアをそなえ、
ストア命令により、メモリリクエストおよびアド
レスを主メモリ制御部へ供給するとともに、スト
アデータをベクトルレジスタから読み出してデー
タバツフアに貯えておき、主メモリへのストアが
可能になつたとき、主メモリ制御部から出力され
るストア許可信号によりデータバツフアから主メ
モリ制御部へストアデータを読み出して、主メモ
リへストアするように制御することを特徴とする
ベクトルデータ記憶制御方式。 ２ 前記第１項において、主メモリ制御部から出
力されるストア許可信号は、部分書込動作でない
ストアアクセスの場合には主メモリ制御部の優先
順位決定信号であり、部分書込動作を必要とする
ストアアクセスの場合にはアドレスパイプライン
からの所望のタイミング信号であることを特徴と
するベクトルデータ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231894A JPS59123973A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231894A JPS59123973A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123973A JPS59123973A (ja) | 1984-07-17 |
| JPS6341106B2 true JPS6341106B2 (ja) | 1988-08-15 |
Family
ID=16930697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231894A Granted JPS59123973A (ja) | 1982-12-29 | 1982-12-29 | ベクトルデ−タ記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123973A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2634834B2 (ja) * | 1988-01-13 | 1997-07-30 | 株式会社日立製作所 | 記憶制御方式 |
-
1982
- 1982-12-29 JP JP57231894A patent/JPS59123973A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123973A (ja) | 1984-07-17 |
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