JPS5999522A - 入出力制御方式 - Google Patents
入出力制御方式Info
- Publication number
- JPS5999522A JPS5999522A JP20841382A JP20841382A JPS5999522A JP S5999522 A JPS5999522 A JP S5999522A JP 20841382 A JP20841382 A JP 20841382A JP 20841382 A JP20841382 A JP 20841382A JP S5999522 A JPS5999522 A JP S5999522A
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- JP
- Japan
- Prior art keywords
- input
- output
- address
- output control
- output buffer
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はコンピュータシステムの記憶部と入出力部とを
制御する入出力制御方式に関する。
制御する入出力制御方式に関する。
従来技術
従来の高速入出力制御装置としては第１図番こ示す直接
メモリアクセス法（以下ＤＭＡとし１う）を用いた方式
と、第２図に示す入出力／へソファを用いた方式とがあ
る。
メモリアクセス法（以下ＤＭＡとし１う）を用いた方式
と、第２図に示す入出力／へソファを用いた方式とがあ
る。
第１図に示すＤＭＡを用いた方式において１は中央処理
装置（ＣＰＵ）、２は記憶装置（ＭＥＭ）、３は入出力
制御装置、４は入出力装置、５はデータバス、６はアド
レスバス、９はＤＭＡ制御部である。この方式において
、ＣＰＵＩより入出力制御装置３へ入出力要求が出され
ると入出力装置４とＭＥＭ２との間のデータ転送はシス
テム共通のデータバス５とアドレスバス６を介して行わ
れる。この場合ＣＰＵＩとのデータバス５とアドレス／
久ス６の競合を避けるため、入出力制御装置３のＤＭＡ
制御部９１オＣＰＵＩに対し、一時テーク／ヘス５とア
ドレスバス６の使用停止要求（ホールド要求）信号ａを
出力し、ＣＰＵＩよりのパス停止完了信号すを検知後入
出力装置４から指定されたＭＥＭＺ中の番地にデータを
データバス５とアドレスバス６を介して直接転送する。
装置（ＣＰＵ）、２は記憶装置（ＭＥＭ）、３は入出力
制御装置、４は入出力装置、５はデータバス、６はアド
レスバス、９はＤＭＡ制御部である。この方式において
、ＣＰＵＩより入出力制御装置３へ入出力要求が出され
ると入出力装置４とＭＥＭ２との間のデータ転送はシス
テム共通のデータバス５とアドレスバス６を介して行わ
れる。この場合ＣＰＵＩとのデータバス５とアドレス／
久ス６の競合を避けるため、入出力制御装置３のＤＭＡ
制御部９１オＣＰＵＩに対し、一時テーク／ヘス５とア
ドレスバス６の使用停止要求（ホールド要求）信号ａを
出力し、ＣＰＵＩよりのパス停止完了信号すを検知後入
出力装置４から指定されたＭＥＭＺ中の番地にデータを
データバス５とアドレスバス６を介して直接転送する。
この方式によれば入出力装置４とＭＥＭ２との間で直接
に高速のデータ転送が可能であるが、入出力制御装置３
はＤＭＡを制ｉｌｌするための複雑なりＭＡ制御部９が
必要でありＣＰＵＩが一部データパス５及びアドレスバ
ス６を使用出来なくなるためＣＰＵＩの処理速度が低下
する。
に高速のデータ転送が可能であるが、入出力制御装置３
はＤＭＡを制ｉｌｌするための複雑なりＭＡ制御部９が
必要でありＣＰＵＩが一部データパス５及びアドレスバ
ス６を使用出来なくなるためＣＰＵＩの処理速度が低下
する。
次に第２図に示す入出力用バッファを用いた方式におい
て、１〜６は第１図と同様であるが、入出力制御装置３
内には人出力バツファ７か設けられである。この方式に
おいてＣＰＵＩより入出力制御装置３に入出力要求が出
されると、ＣＰＵＩを介してＭＥＭ２の指定番地と入出
力用バッファ７との間でデータ転送が行われる。実際の
データの授受は制御装置３によって入出力用バラノア７
の状態により独自に行われる。この方式によれば、ＤＭ
Ａ方式に比べ少い伺加回路で実現できるが入出力用バッ
ファ７の大きさにより１度に転送できるデータ量に制限
がある。また人出力バッファ７からのＭＥＭ２へのデー
タ転送にＣＰＵＬが介在するので、ＤＭＡ方式に比べ転
送速度は遅くなる。
て、１〜６は第１図と同様であるが、入出力制御装置３
内には人出力バツファ７か設けられである。この方式に
おいてＣＰＵＩより入出力制御装置３に入出力要求が出
されると、ＣＰＵＩを介してＭＥＭ２の指定番地と入出
力用バッファ７との間でデータ転送が行われる。実際の
データの授受は制御装置３によって入出力用バラノア７
の状態により独自に行われる。この方式によれば、ＤＭ
Ａ方式に比べ少い伺加回路で実現できるが入出力用バッ
ファ７の大きさにより１度に転送できるデータ量に制限
がある。また人出力バッファ７からのＭＥＭ２へのデー
タ転送にＣＰＵＬが介在するので、ＤＭＡ方式に比べ転
送速度は遅くなる。
以上のように従来の高速入出力制御装置には一長一短が
あった。
あった。
目的
本発明ではわずかな回路の付加によって従来のこれらの
方式による高速入出力制御装置の欠点を除く入出力制御
方式を提供することを目的とする。
方式による高速入出力制御装置の欠点を除く入出力制御
方式を提供することを目的とする。
実施例
以下第３図を参照して本発明の一実施例について説明す
る。
る。
本発明は前記ＤＭＡ方式と人出力バラフッ方式との二つ
の方式を組合わせ、その長所だけを取り出したものであ
る。
の方式を組合わせ、その長所だけを取り出したものであ
る。
第３図においてＭＥＭ２と入出力制御ｉｌｌ装置３はア
ドレスバス６にアドレスデコーダ８を介して接続されて
いる。
ドレスバス６にアドレスデコーダ８を介して接続されて
いる。
入出力制御装置３内の人出力バッファ７にＭＥＭｚ内の
一部の番地を割り当てあたかも人出力バッファ７をＭＥ
Ｍ２の一部分であるかの様に扱う。この間のアドレス変
換をアドレスデコーダ８にて行う。なおアドレス変換信
号Ｃによりアドレス変換が行われる。このためＣＰＵＩ
と入出力ｆｂｌｊ御装置３とのデータの転送は記憶装置
との読み出し、書き込み動作にて終了してしまい、ＤＭ
Ａ方式の場合の様にＭＥＭ２と人出力バツファ７とのデ
ータの授受が必要なく、ＤＭＡ実行によるＣＰＵ１の一
時停止も発生しない。
一部の番地を割り当てあたかも人出力バッファ７をＭＥ
Ｍ２の一部分であるかの様に扱う。この間のアドレス変
換をアドレスデコーダ８にて行う。なおアドレス変換信
号Ｃによりアドレス変換が行われる。このためＣＰＵＩ
と入出力ｆｂｌｊ御装置３とのデータの転送は記憶装置
との読み出し、書き込み動作にて終了してしまい、ＤＭ
Ａ方式の場合の様にＭＥＭ２と人出力バツファ７とのデ
ータの授受が必要なく、ＤＭＡ実行によるＣＰＵ１の一
時停止も発生しない。
よって本実施例ではＣＰＵＩが入出力装置４とのデータ
の入出力を行う場合にはアドレスデコーダ８にアドレス
変換信号Ｃを出力し、入出力制御装置３内の入出力バッ
ファ７をＭＥＭ２の一部と見なし、アクセス可能とする
。その後データの入出力をＭＥＭ２とでなく直接人出力
バッファ７と行う。
の入出力を行う場合にはアドレスデコーダ８にアドレス
変換信号Ｃを出力し、入出力制御装置３内の入出力バッ
ファ７をＭＥＭ２の一部と見なし、アクセス可能とする
。その後データの入出力をＭＥＭ２とでなく直接人出力
バッファ７と行う。
効果
以」二説明したように本発明によれば従来のＤ Ｍ Ａ
方式のようなデータバス、アドレスバスの競合を防ぐ
複雑な回路の代わりに簡単なアドレスデコーダ回路と入
出力用バッファを付加するだけてＣＰＵの一部停止ノー
を伴わない高速入出力制御装置を実現できる。
方式のようなデータバス、アドレスバスの競合を防ぐ
複雑な回路の代わりに簡単なアドレスデコーダ回路と入
出力用バッファを付加するだけてＣＰＵの一部停止ノー
を伴わない高速入出力制御装置を実現できる。
第１図は従来のＤＭＡ制御を備えた入出力制御装置を含
むコンピュータシステムのブロック図、第２図は従来の
入出力バッファを用いた入出力制御装置を含むコンピュ
ータシステムのブロック図、 第３図は本実施例の入出力制御方式を１１ｉｆｔえた入
出力制御装置を含むコンピュータシステムのブロック図
である。 ここで、ｌ・・・ＣＰＵ、２・・・記七〇装置、３・・
・入出力制御装置、４・・・入出力装置、７・・・入出
カバソファ、８・・・アドレスデコーダ、９・・・ＤＭ
Ａ制御部である。 特許出願人 キャノン株式会社
むコンピュータシステムのブロック図、第２図は従来の
入出力バッファを用いた入出力制御装置を含むコンピュ
ータシステムのブロック図、 第３図は本実施例の入出力制御方式を１１ｉｆｔえた入
出力制御装置を含むコンピュータシステムのブロック図
である。 ここで、ｌ・・・ＣＰＵ、２・・・記七〇装置、３・・
・入出力制御装置、４・・・入出力装置、７・・・入出
カバソファ、８・・・アドレスデコーダ、９・・・ＤＭ
Ａ制御部である。 特許出願人 キャノン株式会社
Claims (1)
- 中央処理装置と、入力装置又は出力装置又は入出力装置
な制御する制御装置と、記憶装置と、アドレス変換手段
とを備えたコンピュータシステムにおいて、前記アドレ
ス変換手段が前記中央処理装置よりの指令により前記制
御装置内の入出力バッファを前記記憶装置内の一部のメ
モリ番地に変換し、前記中央処理装置からの前記記憶装
置へのアクセスで、ｉＦ＋記人記動出力バッファドレス
されることを特徴とする入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20841382A JPS5999522A (ja) | 1982-11-30 | 1982-11-30 | 入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20841382A JPS5999522A (ja) | 1982-11-30 | 1982-11-30 | 入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999522A true JPS5999522A (ja) | 1984-06-08 |
Family
ID=16555821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20841382A Pending JPS5999522A (ja) | 1982-11-30 | 1982-11-30 | 入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999522A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249153A (ja) * | 1985-04-26 | 1986-11-06 | Yokogawa Medical Syst Ltd | デ−タ処理装置 |
| JPS61288253A (ja) * | 1985-06-15 | 1986-12-18 | Oki Electric Ind Co Ltd | デ−タ転送回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622124A (en) * | 1979-07-31 | 1981-03-02 | Hitachi Ltd | Data transfer system |
-
1982
- 1982-11-30 JP JP20841382A patent/JPS5999522A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622124A (en) * | 1979-07-31 | 1981-03-02 | Hitachi Ltd | Data transfer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61249153A (ja) * | 1985-04-26 | 1986-11-06 | Yokogawa Medical Syst Ltd | デ−タ処理装置 |
| JPS61288253A (ja) * | 1985-06-15 | 1986-12-18 | Oki Electric Ind Co Ltd | デ−タ転送回路 |
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