JPH02219105A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ロボットや部品実装機等の製造設備等をシー
ケンシャルに制御するプログラマブルコントローラに関
し、さらに詳しくは、ビット演算プロセ・レサとワード
演算プロセッサとでメモリを共用し、ビット演算プロセ
ッサがメモリに対してアクセス終了後アクセス許可信号
を出力するプログラマブルコントローラに関する。

〈従来の技術〉 ロボットや部品実装機等の製造設備等をシーケンシャル
に制御するプログラマブルコントローラとしては、ビッ
ト演算プロセッサで構成したものと、ワード演算プロセ
ッサで構成したものとがある。

上記ビット演算プロセッサでプログラマブルコントロー
ラを′構成したものは、プログラムに基いてデータをビ
ット演算するので、高速処理を行なうことが可能である
が、複雑なワード処理には不向きである。

一方、ワード演算プロセッサで構成したプログラマブル
コントローラは、プログラムに基いてデータをワードで
処理するので、ビット演算プロセッサに比して複雑な制
御を行なうことができる。

そこで、上記ビット演算プロセッサとワード演算プロセ
ッサとを組み合わせ、複雑なワード演算をワード演算プ
ロセッサに行なわせると共に、比較的単純なビット演算
をビット演算プロセッサに行なわせることにより、両者
の長所を取り込んだプログラマブルコントローラが提供
されている。

第４図は、従来のビット演算プロセッサとワード演算プ
ロセッサとを組み合わせたプログラマブルコントローラ
を示すブロック図である。

このプログラマブルコントローラにおいては、ビット演
算プロセッサ（５１）とワード演算プロセッサ（５２）
との間におけるデータのやりとりは、２ボートＲＡ　Ｍ
　（５３）を介して行われる。ワード演算プロセッサ（
５２）は、プログラムに基いて処理したデータをＩ１０
データバッファ（５４）、及びＩ１０アドレスバッファ
（５５）を介して制御対象に出力している。

そして、ビット演算プロセッサ（５１）が２ボートＲＡ
　Ｍ　（５３）のアクセス権を有しており、ワード演算
プロセッサ（５２）が２ボートＲＡ　Ｍ　（５３）にア
クセスする場合には、次のようにしている。

まず、ワード演算プロセッサ（５２）は、ビット演算プ
ロセッサ（５１）がプログラム中の命令コードを処理し
ているか、２ボー）　ＲＡ　Ｍ　（５３）とデータを交
換しているかを、ビット演算プロセッサから同期信号ラ
イン（５６）を通して出力される同期信号に基いてチエ
ツクし、命令コード処理期間であれば、２ボートＲＡ　
Ｍ　（５３）にアクセスする。即ち、同期信号を利用し
て所定のプログラムによりポーリングした後、アクセス
している。

以上のようにして、ビット演算プロセッサ（５１）とワ
ード演算プロセッサ（５２）とが２ボ一トＲＡＭ（５３
）を介してデータを交換するようにし、複雑なワード演
算をワード演算プロセッサ（５２）に行なわせると共に
、比較的単純なビット演算をビット演算プロセッサ（５
１）に行なわせることにより、プログラマブルコントロ
ーラのデータ処理速度を向上させている。

〈発明が解決しようとする課題〉 しかしながら、上２己のプログラマブルコントローラで
は、ワード演算プロセッサ（５２）は、同期信号を利用
し、所定のプログラムに基いてポーリング等した後に２
ボートＲＡ　Ｍ　（５２）にアクセスするので、このポ
ーリングするための待ち時間が必要であるという問題が
ある。また、同期信号の受信後のポーリングに時間が掛
かると、ビット演算プロセッサ（５１）のデータ処理が
命令コード処理期間からビット演算プロセッサ（５１）
が２ボ一トＲＡＭ（５３）にアクセスする期間に移行し
、次のサイクルまでアクセスすることができないという
問題がある。

本発明は、上記問題に鑑み、ワード演算プロセッサの待
時間を短縮し、さらにデータ処理速度を向上させるプロ
グラマブルコントローラを提供することを目的とする。

く課題を解決するための手段〉 上記目的を達成する本発明のプログラマブルコントロー
ラは、データ処理終了後、アクセス許可信号を出力する
ビット演算プロセッサと、メモリに対してアクセスした
い時にアクセス要求信号を出力するワード演算プロセッ
クと、ビット演算プロセッサからのアクセス許可信号と
ワード演算プロセッサからのアクセス要求信号とに基い
てワード演算プロセッサのアクセスタイミングを制御す
る演算プロセッサ制御手段とを備えている。

く作用〉 以上の構成の本発明であれば、データ処理終了後、ビッ
ト演算プロセッサからアクセス許可信号を出力すると共
に、ワード演算プロセッサからアクセス要求信号を出力
することにより、各演算プロセッサにアクセス権ないし
アクセス制御権を持たせ、上記アクセス許可信号と上記
アクセス要求信号とに基いて、ビット演算プロセッサが
メモリとデータ交換していないときに、ワード演算プロ
セッサのメモリへのアクセスを行なわせることができる
。

即ち、ビット演算プロセッサがメモリとデータを交換し
ているときに、ワード演算プロセッサからアクセス要求
信号が出力された場合には、ワード演算プロセッサを待
機させる。また、ビット演算プロセッサがメモリとデー
タ交換を終了すると直ちに、アクセス許可信号を出力し
、待機状態を解除するので、ワード演算プロセッサは、
データ交換サイクルから処理を再開することができる。

従って、ワード演算プロセッサの待時間を短縮し、さら
にデータ処理速度を向上させることができる。

〈実施例〉 以下、本発明を添付図面を参照しながら説明する。

第１図は、本発明のプログラマブルコントローラの一実
施例を示すブロック図である。第２図は各部の信号のタ
イミングチャートを示す図である。

ビット演算プロセッサ（１）は、ＲＯＭ（２）に格納さ
れたプログラムに基いて２ボートＲＡ　Ｍ　（３）のデ
ータをビット単位で演算処理するものである。この演算
処理としては、第２図（ｉｔに示されるような命令コー
ド処理とデータ交換処理とがあり、２ボートＲＡ　Ｍ　
（３）へのアクセスは、データ交換サイクルにおいて、
メモリ制御ライン（４）を通して、２ボートＲＡ　Ｍ　
（３）内のメモリを選択するチップセレクト信号Ｃ（請
求項のアクセス要求信号に対応する）、読出信号、書込
信号等からなるメモリ制御信号を２ボートＲＡ　Ｍ　（
３）に出力して行なっている。そして、自己がデータの
交換を終了した直後、アクセス切替ライン（Ｓを通して
２ボ一トＲＡＭ（３）、及びワード演算プロセッサ（６
）にアクセス許可信号Ｂを出力している。

ワード演算プロセッサ（６）は、ＲＯＭ　（２’）に格
納されたプログラムに基いて２ボートＲＡ　Ｍ　（３）
のデータをワード単位で演算処理し、処理したデータを
！１０データバッファ（７）、及びＩ１０アドレスバッ
ファ侶）を介して制御対象に出方している。そして、自
己が２ボートＲＡ　Ｍ　（３）にアクセスする場合には
、メモリ制御ライン（４′）を通してチップセレクト信
号Ｃ５読出信号、書込信号を出力する。

尚、ビット演算プロセッサ（１）とワード演算プロセッ
サ（６）とは同期信号ライン（９）を介してデータ処理
サイクルに同期した同期信号を送受信することとにより
、互に同期させている。

２ボートＲＡ　Ｍ　（３）は、上記両演算プロセッサ（
１）（６）とデータを交換することができるものである
。

そして、ビット演算プロセッサ（１）が２ボ一トＲＡＭ
（３）とデータ交換をしているときに、ワード演算プロ
セッサ（６）からメモリ制御信号が出力された場合には
、待機ライン（５′）を通してワード演算プロセッサ（
６）に待機信号りを出力している。

以上のようにして、ビット演算プロセッサ（１）とワー
ド演算プロセッサ（６）との間におけるデータのやりと
りを、アドレスバス及びデータバスに介在された２ボー
トＲＡ　Ｍ　（３）を介して行なっている。

第３図は、２ボートＲＡ　Ｍ　（３）、ビット演算プロ
セッサ（１）、及びワード演算プロセッサ（６）との接
続関係を示す回路図である。

ビット演算プロセッサ（１）は、アクセス許可信号Ｂが
ＬＯＷレベルの時にワード演算プロセッサ（ａのアクセ
スを許容している。

ワード演算プロセッサ（６）は、自己が２ボ一トＲＡＭ
（３）にアクセスする場合には、メモリ制御ライン（４
′）を通してチップセレクト信号ｃ１書込信号、読出信
号を出力する。そして、アクセス許可信号ＢがＬｏｌｌ
レベルの場合には、直ちに２ポ一トＲＡＭ（３）にアク
セスすることができる。また、アクセス許可信号Ｂが旧
ＧＨレベルのとき、即ちビット演算プロセッサ（１）が
２ボー）ＲＡＭＣ３）とデータ交換をしているときは、
２ボートＲＡ　Ｍ　（３）からの待機信号りにより待機
させられる。

２ボートＲＡ　Ｍ　（３）は、第１バツフア（３１）、
第２バツフア（３２）、メモリ（３３）、インバータ（
３４）、データ・ラッチ回路（３５）とを有する。

上記第１バツフア（３１）は、メモリ制御ライン（４）
、パスライン等に介在接続され、第１バツフア（３１）
の制御端子（３１ａ）がアクセス切替ライン６）を介し
てビット演算プロセッサ（１）に接続されている。そし
て、制御端子（３１ａ）がビット演算プロセッサ（１）
からのアクセス許可信号Ｂを受けるとメモリ（３３）と
ビット演算プロセッサ（１）との接続状態を遮断する。

インバータ（３４）は、アクセス切替ライン（５）に介
在接続され、ビット演算プロセッサ（１）からのアクセ
ス許可信号Ｂを反転させて第２バツフア（３２）、及び
データ・ラッチ回路（３５）に出力している。

上記第２バツフア（３２）は、第１バツフア（３１）と
同様にメモリ制御ライン（４’）　、パスラインに介在
接続され、制御端子（３２ａ）が、インバータ（３４）
に接続されている。そして、インバータ（３４）により
反転されたアクセス許可信号Ｂに応じてメモリ（３３）
とワード演算プロセッサ（６）とを接続状態にする。

上記データ・ラッチ回路（３５）は、請求項記載の演算
プロセッサ制御手段に対応するものであり、アクセス許
可信号Ｂをデータ入力端子（旧）に、インバータ（３４
）からの信号をクリア入力端子（ＣＬ）に、ワード演算
プロセッサ（■からのチップセレクト信号Ｃをクロック
入力端子（ＣＫ）にそれぞれ入力し、これらの入力信号
に基いてワード演算プロセッサ（６）を制御する待機信
号りを生成し、この信号りを出力端子（Ｑ）からワード
演算プロセッサ（６）に供給するものである。尚、デー
タ・ラッチ回路（３５）から出力される信号は、）ＩＩ
ＧＨレベルの状態でワード演算プロセッサ（６）を待機
させ、逆に、ＬＯｖレベルの状態でワード演算プロセッ
サ（６）の待機状態を解除する。

上記データ・ラッチ回路（３５）をさらに詳細に説明す
る。ワード演算プロセッサ（６）が２ポ一トＲＡＭ（３
）にアクセスするには、クリア端子（ＣＬ）に入力され
る信号が旧ＧＨレベルであることを条件とする。

即ち、ビット演算プロセッサ（１）からのアクセス許可
信号Ｂがインバータ（３４）により反転され、ＨＩＧＨ
レベルの信号がクリア端子（ＣＬ）に人力されると、デ
ータ・ラッチ回路（３５）はクリア状態になり、出力端
子ＱからＬＯｗレベルの信号が出力される。従って、ワ
ード演算プロセッサ（ａは２ポ一トＲＡＭＧ）にアクセ
スすることができる。

逆に、ビット演算プロセッサ（１）が２ボ一トＲＡＭ（
３）にアクセスする場合には、データ入力が旧ＯＨレベ
ル、クリア人力がＬＯＶレベルであることを条件とする
。即ち、ビット演算プロセッサ（１）からアクセス切替
ライン（Ｓに旧ＧＨレベルの信号が出力され、これがイ
ンバータ（３４）により反転され、クリア端子（ＣＬ）
に入力される。従って、データ・ラッチ回路（３５）は
動作状態になる。そして、データ入力が旧ＯＨレベルで
あるから、この状態下において、ＨＩＧＨレベルのチッ
プセレクト信号Ｃがクロック入力端子（ＣＫ）に供給さ
れると、データ慟ラッチ回路（３５）の出力端子（Ｑ）
から旧ＧＨレベルの待機信号りが、ワード演算プロセッ
サ（６）に出力される。

以上、全体ブロック図（第１図）、２ボ一トＲＡＭの接
続図（第３図）等を用いてプログラマブルコントローラ
の構成を説明してきたが、このプログラマブルコントロ
ーラの全体動作の流れは次のとおりとなる。

ワード演算プロセッサ（６）が２ポートＲＡ　Ｍ　（３
）にアクセスする場合には、チップセレクト信号Ｃをデ
ータ・ラッチ回路（３５）のクロック入力端子（ＣＫ）
に出力する。

データ・ラッチ回路（３５）は、インバータ（３４）か
らの信号（アクセス許可信号Ｂを反転した信号）が旧Ｇ
Ｈレベルの場合には、クリア状態であり、ワード演算プ
ロセッサ（６）からのチップセレクト信号Ｃはそのまま
２ボ一トＲＡＭ（３）に供給される。

逆に、インバータ（３４）から出力される信号がＬＯＷ
レベルの場合に、チップセレクト信号Ｃがクロック入力
端子に供給されると、データ・ラッチ回路（３５）の出
力端子Ｑからワード演算プロセッサ（６）に待機信号り
を出力する。

その後、ビット演算プロセッサ（１）がデータ処理を終
了すると、２ボ一トＲＡＭ（３）のアクセス権をワード
演算プロセッサ（６）に渡す場合には、アクセス許可信
号Ｂ（ＬＯＩＩＩレベル）をデータ・ラッチ回路（３５
）、及びインバータ（３４）に出力する。

インバータ（３４）は、アクセス許可信号Ｂを反転させ
て旧ＧＨレベルの信号をデータ・ラッチ回路（３５）の
クリア端子（ＣＬ）に出力する。この旧ＯＨレベルの信
号を受けて、データやラッチ回路（３５）はりリア状態
になり、出力端子ＱからＬＯＶレベルの信号をワード演
算プロセッサ（６）に出力する。即ち、ワード演算プロ
セッサ（６）の待機状態を解除する。

従って、ワード演算プロセッサ（６）はデータ処理を再
開することができる。

この場合において、チップセレクト信号Ｃは上述の如く
、データ交換サイクル時のみ出力されるので、このデー
タ交換サイクルの時のみ待機状態になり、ビット演算プ
ロセッサ（１）のデータ交換サイクル終了後、データ交
換処理を再開することができる。

尚、この発明は上記の実施例に限定されるものではなく
、例えば、正論理に替えて負論理で動作させることが可
能である等、この発明の要旨を変更しない範囲で種々の
設計変更を施すことが可能である。

〈発明の効果〉 以上の本発明によれば、演算プロセッサ制御手段が、ビ
ット演算プロセッサのアクセス許可信号と、ワード演算
プロセッサのアクセス要求信号とに基いて、ビット演算
プロセッサがメモリとデータ交換していないときに、ワ
ード演算プロセッサからのメモリへのアクセスを行なわ
せることにより、ワード演算プロセッサの待時間を短縮
することができるので、プログラマブルコントローラの
データ処理速度を従来のものよりさらに向上させること
ができるという特有の効果が得られる。

【図面の簡単な説明】

第１図は、本発明のプログラマブルコントローラの一実
施例を示すブロック図、 第２図は上記第１図各部における信号タイミングチャー
ト図、 第３図は、２ボ一トＲＡＭ、ビット演算プロセッサ、及
びワード演算プロセッサとの接続関係を示す回路図、 第４図は、従来の２ボ一トＲＡＭ使用のプログラマブル
コントローラを示すブロック図。 （１）・・・ビット演算プロセッサ、 Ｃ３）・・・２ボ一トＲＡＭ。 （５）・・・アクセス切替ライン、 （６）・・・ワード演算プロセッサ Ｂ・・・アクセス許可信号、 Ｃ・・・チップセレクト信号、 Ｄ・・・待機信号

Claims (1)

1. 【特許請求の範囲】 １、ビット演算プロセッサとワード演算プ ロセッサとでメモリを共用し、ビット演 算プロセッサがメモリに対してアクセス を終了した後、ワード演算プロセッサが アクセス権を取得するプログラマブルコ ントローラにおいて、 上記ビット演算プロセッサは、データ 処理終了後、アクセス許可信号を出力す るものであり、上記ワード演算プロセッ サは、メモリに対してアクセスしたい時 にアクセス要求信号を出力するものであ り、かつ、ビット演算プロセッサからの アクセス許可信号とワード演算プロセッ サからのアクセス要求信号とに基いてワ ード演算プロセッサのアクセスタイミン グを制御する演算プロセッサ制御手段を 備えることを特徴とするプログラマブル コントローラ。