JPH0293971A - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
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- JPH0293971A JPH0293971A JP24787388A JP24787388A JPH0293971A JP H0293971 A JPH0293971 A JP H0293971A JP 24787388 A JP24787388 A JP 24787388A JP 24787388 A JP24787388 A JP 24787388A JP H0293971 A JPH0293971 A JP H0293971A
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- 239000000872 buffer Substances 0.000 claims abstract description 29
- 230000003068 static effect Effects 0.000 claims abstract description 5
- 238000011094 buffer selection Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、互いに種類が異なり互いに非同期で動作する
２つのマイクロプロセッサが同一メモリ領域をアクセス
するメモリアクセス回路に関する。
２つのマイクロプロセッサが同一メモリ領域をアクセス
するメモリアクセス回路に関する。
〈従来の技術〉
互いに種類が異なり互いに非同期で動作する２つのマイ
クロプロセッサが同一メモリ領域をアクセスする場合、
従来は次のようなラッチバッファ方式が用いられている
。
クロプロセッサが同一メモリ領域をアクセスする場合、
従来は次のようなラッチバッファ方式が用いられている
。
第２図は従来のラッチバッファ方式を実施する回路の一
例を示す構成図である。すなわち、データ送信用とデー
タ受信用にそれぞれ専用のラッチ（ライトバッファ３お
よびリードバッファ４）を設け、プロセッサ１がプロセ
ッサ２ヘデータを書き込む場合には割込み回路５に割込
みを与えるかあるいはフラグ回路６にフラグを立てて、
書き込みを行う旨通知する。プロセッサ２は割込みある
いはフラグを検出して読取り処理に入る。
例を示す構成図である。すなわち、データ送信用とデー
タ受信用にそれぞれ専用のラッチ（ライトバッファ３お
よびリードバッファ４）を設け、プロセッサ１がプロセ
ッサ２ヘデータを書き込む場合には割込み回路５に割込
みを与えるかあるいはフラグ回路６にフラグを立てて、
書き込みを行う旨通知する。プロセッサ２は割込みある
いはフラグを検出して読取り処理に入る。
両プロセッサは相互に上記動作を繰り返し、データの授
受を行うことができる。
受を行うことができる。
〈発明が解決しようとする課題〉
しかしながら、従来の回路では、データ授受が１ワ一ド
単位でしか行えないため、比較的大量のブロックデータ
を双方向で送受するのには適さない。
単位でしか行えないため、比較的大量のブロックデータ
を双方向で送受するのには適さない。
また、リード／ライト各々専用のデータバッファが必要
なため、部品、回路が雑多になるという問題がある。
なため、部品、回路が雑多になるという問題がある。
本発明の目的は、このような点を解消するもので、２つ
のマイクロプロセッサ間で複数ワードのブロック単位デ
ータを互いに送受することのできるメモリアクセス回路
を提供することにある。
のマイクロプロセッサ間で複数ワードのブロック単位デ
ータを互いに送受することのできるメモリアクセス回路
を提供することにある。
く課題を解決するための手段〉
このような目的を達成するために、本発明では、互いに
種類が異なり互いに非同期で動作する２つのマイクロプ
ロセッサが同一メモリをアクセスしてデータの授受がで
きるように構成されたメモリアクセス回路であって、 前記メモリとしてスタティックＲＡＭを使用し、前記２
つのマイクロプロセッサから出力されるアドレスのいず
れか一方を選択して前記メモリに与えるアドレスバッフ
ァと、 前記２つのマイクロプロセッサから出力されるリード／
ライト信号に基づき、アドレスバッファの選択を制御す
る信号および前記メモリのチップセレクト信号を出力す
るチップセレクト回路と、前記２つのマイクロプロセッ
サから出力されるリード／ライト信号に基づき、２つの
マイクロプロセッサのメモリアクセスが競合したときに
は優先順序の低い方のマイクロプロセッサの処理動作を
一時的に停止させるためのウェイト信号を発生するプラ
イオリティ回路と、 優先順序の低い方のマイクロプロセッサに対してウェイ
ト信号が入力されたときは、当該マイクロプロセッサと
メモリとのデータバスをオープン状態にするバッファ制
御回路と、 前記チップセレクト回路およびプライオリティ回路の出
力に基づきセットあるいはリセットされ、前記メモリが
使用可能状態にあるかどうかのフラグを立てるフラグ回
路と、 前記２つのマイクロプロセッサから出力されるリード／
ライト信号に基づき、メモリにデータを書き込んだとき
には、相手側のマイクロプロセッサに対して書き込みデ
ータの読み出しを要求する割り込み信号を発生する割り
込み回路 を具備したことを特徴とする。
種類が異なり互いに非同期で動作する２つのマイクロプ
ロセッサが同一メモリをアクセスしてデータの授受がで
きるように構成されたメモリアクセス回路であって、 前記メモリとしてスタティックＲＡＭを使用し、前記２
つのマイクロプロセッサから出力されるアドレスのいず
れか一方を選択して前記メモリに与えるアドレスバッフ
ァと、 前記２つのマイクロプロセッサから出力されるリード／
ライト信号に基づき、アドレスバッファの選択を制御す
る信号および前記メモリのチップセレクト信号を出力す
るチップセレクト回路と、前記２つのマイクロプロセッ
サから出力されるリード／ライト信号に基づき、２つの
マイクロプロセッサのメモリアクセスが競合したときに
は優先順序の低い方のマイクロプロセッサの処理動作を
一時的に停止させるためのウェイト信号を発生するプラ
イオリティ回路と、 優先順序の低い方のマイクロプロセッサに対してウェイ
ト信号が入力されたときは、当該マイクロプロセッサと
メモリとのデータバスをオープン状態にするバッファ制
御回路と、 前記チップセレクト回路およびプライオリティ回路の出
力に基づきセットあるいはリセットされ、前記メモリが
使用可能状態にあるかどうかのフラグを立てるフラグ回
路と、 前記２つのマイクロプロセッサから出力されるリード／
ライト信号に基づき、メモリにデータを書き込んだとき
には、相手側のマイクロプロセッサに対して書き込みデ
ータの読み出しを要求する割り込み信号を発生する割り
込み回路 を具備したことを特徴とする。
く作用〉
データ授受を高速に実行するために双方向バッファとし
てスタティックＲＡＭを用い、フラグ回路によりＲＡＭ
アクセスの可・不可を知らせ、割り込み回路により一方
のプロセッサがＲＡＭにデータを書き込むと書き込み終
了を他方のプロセ・ｙすに知らせ、プライオリティ回路
により両プロセッサのＲＡＭアクセスが競合した場合に
は優先順位の低い方のプロセッサを一時的に停止させ優
先順位の高い方のプロセッサの処理を優先的に行わせる
。
てスタティックＲＡＭを用い、フラグ回路によりＲＡＭ
アクセスの可・不可を知らせ、割り込み回路により一方
のプロセッサがＲＡＭにデータを書き込むと書き込み終
了を他方のプロセ・ｙすに知らせ、プライオリティ回路
により両プロセッサのＲＡＭアクセスが競合した場合に
は優先順位の低い方のプロセッサを一時的に停止させ優
先順位の高い方のプロセッサの処理を優先的に行わせる
。
これにより、１つのメモリアドレスへの両プロセッサか
らのデータのリード／ライトができ、互いに非同期で動
作する２つのマイクロプロセッサがブロックデータを授
受することができる。
らのデータのリード／ライトができ、互いに非同期で動
作する２つのマイクロプロセッサがブロックデータを授
受することができる。
〈実施例〉
以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明に係るメモリアクセス回路の一実施例を
示す要部構成図である０図において、１０は第１のプロ
セッサ、２０は第２のプロセッサ、３０はスタティック
ＲＡＭ （以下単にＳＲＡＭという）、４０はバスを介
してプロセッサ１０とＳＲＡＭ３０との間に接続されデ
ータ伝送方向が制御される双方向の人出力バッファ（３
ステートバツフア）、５０はバスを介してプロセッサ２
０とＳＲＡＭ３０との間に接続されデータ伝送方向が制
御される双方向の入出カバ・ツファ（３ステートバツフ
ア）である。
示す要部構成図である０図において、１０は第１のプロ
セッサ、２０は第２のプロセッサ、３０はスタティック
ＲＡＭ （以下単にＳＲＡＭという）、４０はバスを介
してプロセッサ１０とＳＲＡＭ３０との間に接続されデ
ータ伝送方向が制御される双方向の人出力バッファ（３
ステートバツフア）、５０はバスを介してプロセッサ２
０とＳＲＡＭ３０との間に接続されデータ伝送方向が制
御される双方向の入出カバ・ツファ（３ステートバツフ
ア）である。
６０は人出力バッファ５０を制御するバッファ制御回路
で、プロセッサ２０から出力されるり−ド／ライト信号
（ＲＥＡＤ２／ＷＲＩＴＥ２）とプライオリティ回路９
０からのウェイト信号（ＷＡＩＴ）に応じてバスの伝送
方向を制御する。
で、プロセッサ２０から出力されるり−ド／ライト信号
（ＲＥＡＤ２／ＷＲＩＴＥ２）とプライオリティ回路９
０からのウェイト信号（ＷＡＩＴ）に応じてバスの伝送
方向を制御する。
なお、ＷＡＩＴ信号がアクティブの場合は入出力バッフ
ァ５０をオープンの状態にする。
ァ５０をオープンの状態にする。
７０はＳＲＡＭに与えるアドレスを出力するアドレスバ
ッファで、チップセレクト回路８０が出力する選択信号
により制御され、プロセッサ１０からのアドレスまたは
プロセッサ２０からのアドレスのいずれか一方を選択し
て出力するものである。
ッファで、チップセレクト回路８０が出力する選択信号
により制御され、プロセッサ１０からのアドレスまたは
プロセッサ２０からのアドレスのいずれか一方を選択し
て出力するものである。
チップセレクト回路８０は、プロセッサ１０またはプロ
セッサ２０からのリード／ライト信号（ＲＥＡＤｌ、Ｒ
ＥＡＤ２．ＷＲＩＴＥｌ。
セッサ２０からのリード／ライト信号（ＲＥＡＤｌ、Ｒ
ＥＡＤ２．ＷＲＩＴＥｌ。
ＷＲＩＴＥｌ）を受けて、メモリＳＲＡＭへのアクセス
がプログラム１０からかあるいはプロセッサ２０からか
を判別して前記アドレスバッファ７０に与える選択信号
を発生すると共に、メモリＳＲＡＭに対しては使用可能
状態とするチップイネーブル信号（ＣＥ）を出力する。
がプログラム１０からかあるいはプロセッサ２０からか
を判別して前記アドレスバッファ７０に与える選択信号
を発生すると共に、メモリＳＲＡＭに対しては使用可能
状態とするチップイネーブル信号（ＣＥ）を出力する。
プライオリティ回路９０は、両プロセッサからのリード
／ライト信号に基づき両プロセッサが同時にＳＲＡＭへ
アクセスした場合、プロセッサ１０に優先権を持たせる
ためにＷ Ａ Ｉ Ｔ 信号をアクティブにＬ７て出力
する。
／ライト信号に基づき両プロセッサが同時にＳＲＡＭへ
アクセスした場合、プロセッサ１０に優先権を持たせる
ためにＷ Ａ Ｉ Ｔ 信号をアクティブにＬ７て出力
する。
１００はフラグ回路で、メモリが使用可能状態にあるか
どうかのフラグを立てるもので、両プロセッサのいずれ
かがＲＥＡＤまたはＷＲＩＴＥ信号を発生するとリセッ
トされるフラグを発生するもので、このフラグは互いに
相手側のプロセッサに接続のデータバスのＤｏビットに
乗せられる。
どうかのフラグを立てるもので、両プロセッサのいずれ
かがＲＥＡＤまたはＷＲＩＴＥ信号を発生するとリセッ
トされるフラグを発生するもので、このフラグは互いに
相手側のプロセッサに接続のデータバスのＤｏビットに
乗せられる。
１１０は割り込み回路で、プロセッサに与える割り込み
信号を発生する回路であるが、フラグ回路の場合と同様
に両プロセッサのいずれかがＲＥＡＤまたはＷＲＩＴＥ
信号を発生するとリセットされ、これが相手側のプロセ
ッサへ与えられるようになっている。
信号を発生する回路であるが、フラグ回路の場合と同様
に両プロセッサのいずれかがＲＥＡＤまたはＷＲＩＴＥ
信号を発生するとリセットされ、これが相手側のプロセ
ッサへ与えられるようになっている。
このような構成における動作を次に説明する。
１）まず、プロセッサ１０（メインプロセッサ）とプロ
セッサ２０（Ｉ１０プロセッサ）・が８ビツトで、互い
にＳＲＡＭ３０をアクセスする場合について ■入出力バッファ４０は、プロセッサ１０の出力するリ
ード／ライト信号に応じてその伝送方向が制御される。
セッサ２０（Ｉ１０プロセッサ）・が８ビツトで、互い
にＳＲＡＭ３０をアクセスする場合について ■入出力バッファ４０は、プロセッサ１０の出力するリ
ード／ライト信号に応じてその伝送方向が制御される。
他方の入出力バッファ５０はバッファ制御回路６０によ
って制御されるが、両プロセッサがＳＲＡＭを同時にア
クセスして競合した場合にはプロセッサ１０のアクセス
を優先させるためにプライオリティ回路９０からＷＡＩ
ＴＥ信号がアクティブとなって出力されるため、バッフ
ァ５０はオープン状態となる。
って制御されるが、両プロセッサがＳＲＡＭを同時にア
クセスして競合した場合にはプロセッサ１０のアクセス
を優先させるためにプライオリティ回路９０からＷＡＩ
ＴＥ信号がアクティブとなって出力されるため、バッフ
ァ５０はオープン状態となる。
■一方、フラグ回路１００および割り込み回路１１０で
は、フラグや割り込み信号を発生するが、プロセッサ１
０がメモリ３０をアクセスしているときは、割り込み回
路１１０からの割り込み信号はプロセッサ２０へ与えら
れる。
は、フラグや割り込み信号を発生するが、プロセッサ１
０がメモリ３０をアクセスしているときは、割り込み回
路１１０からの割り込み信号はプロセッサ２０へ与えら
れる。
■以上の状態でプロセッサ１０はＳＲＡＭ３０の特定ア
ドレスを指定して（アドレスバッファ７０ではプロセッ
サ１０が出力するアドレスの方を選択して出力する）、
データの書込みあるいは読み出しを行う。
ドレスを指定して（アドレスバッファ７０ではプロセッ
サ１０が出力するアドレスの方を選択して出力する）、
データの書込みあるいは読み出しを行う。
２）プロセッサ２０からプロセッサ１０ヘデータを渡す
場合について ■プロセッサ２０は、フラグ回路１００に対してセンス
アドレスを指定しフラグビットＤｏをセンスする。この
センスによりプロセッサ１０がメモリＳＲＡＭ３０をア
クセスしていないことを知る。
場合について ■プロセッサ２０は、フラグ回路１００に対してセンス
アドレスを指定しフラグビットＤｏをセンスする。この
センスによりプロセッサ１０がメモリＳＲＡＭ３０をア
クセスしていないことを知る。
■プロセッサ２０はＳＲＡＭ３０の特定アドレスを指定
し、データＤ 〜Ｄ７を送出すると共にうイト信号ＷＲ
ＩＴＥ２を出力し、ＳＲＡＭ３０へのデータの書き込み
を行う。
し、データＤ 〜Ｄ７を送出すると共にうイト信号ＷＲ
ＩＴＥ２を出力し、ＳＲＡＭ３０へのデータの書き込み
を行う。
もし、このときプロセッサー０が同時にメモリをアクセ
スしていた場合は、ＷＡＩＴ信号が発生するため、プロ
セッサ２０の動作はプロセッサ１０の動作が終了するま
で待たされる。
スしていた場合は、ＷＡＩＴ信号が発生するため、プロ
セッサ２０の動作はプロセッサ１０の動作が終了するま
で待たされる。
■プロセッサ２０による書き込みと同時にフラグ回路１
００および割り込み回路１１０の各信号がセットされ、
プロセッサー０にデータを書き込んだことを知らせる。
００および割り込み回路１１０の各信号がセットされ、
プロセッサー０にデータを書き込んだことを知らせる。
データを必要ワード数書き込んだｔ旧よプロセッサ２０
によりＷＲＩＴＥ２からＲＥＡＤ２に切り換えられ、こ
れによりフラグ回路１００および割り込み回路１１０の
各信号はリセットされる。
によりＷＲＩＴＥ２からＲＥＡＤ２に切り換えられ、こ
れによりフラグ回路１００および割り込み回路１１０の
各信号はリセットされる。
上記のＷＡＩＴ時において、入出力バッファ５０はＷＡ
ＩＴが解除されるまで閉じたままとなる。
ＩＴが解除されるまで閉じたままとなる。
■プロセッサー０は割り込み（ＩＲＱＩ）により書き込
みデータの読み込みを行う、プロセッサ１０がメモリＳ
ＲＡＭをアクセスする場合にも同様の手順で行う。
みデータの読み込みを行う、プロセッサ１０がメモリＳ
ＲＡＭをアクセスする場合にも同様の手順で行う。
〈発明の効果〉
以上説明したように、本発明によれば、２つの異なる種
類のマイクロプロセッサで同じメモリアドレスへの書き
込みおよび読み出しが可能となり、比較的大量のデータ
を一度に授受することができる。なお、両プロセッサが
メモリＳＲＡＭのアクセスにおいて競合した場合にはプ
ライオリティ回路によって自動的に処理の優先順位付け
が行われ、動作異常を防止することができる。
類のマイクロプロセッサで同じメモリアドレスへの書き
込みおよび読み出しが可能となり、比較的大量のデータ
を一度に授受することができる。なお、両プロセッサが
メモリＳＲＡＭのアクセスにおいて競合した場合にはプ
ライオリティ回路によって自動的に処理の優先順位付け
が行われ、動作異常を防止することができる。
第１図は本発明に係るメモリアクセス回路の一実施例を
示す要部構成図、第２図は従来のラッチバッフγ方式を
実施する回路の一例を示す構成図である。 １０・・・第１のプロセッサ、２０・・・第２のプロセ
ッサ、３０・・・ＳＲＡＭ、４０．５０・・・入出力バ
ッファ、６０・・・バヴファ制御回路、７０・・・アド
レスバッファ、８０・・・チップセレクト回路、９０・
・・プライオリティ回路、１００・・・フラグ回路、１
１０・・・割り込み回路。 第 ２ 図
示す要部構成図、第２図は従来のラッチバッフγ方式を
実施する回路の一例を示す構成図である。 １０・・・第１のプロセッサ、２０・・・第２のプロセ
ッサ、３０・・・ＳＲＡＭ、４０．５０・・・入出力バ
ッファ、６０・・・バヴファ制御回路、７０・・・アド
レスバッファ、８０・・・チップセレクト回路、９０・
・・プライオリティ回路、１００・・・フラグ回路、１
１０・・・割り込み回路。 第 ２ 図
Claims (1)
- 【特許請求の範囲】 互いに種類が異なり互いに非同期で動作する２つのマイ
クロプロセッサが同一メモリをアクセスしてデータの授
受ができるように構成されたメモリアクセス回路であつ
て、 前記メモリとしてスタティックＲＡＭを使用し、前記２
つのマイクロプロセッサから出力されるアドレスのいず
れか一方を選択して前記メモリに与えるアドレスバッフ
ァと、 前記２つのマイクロプロセッサから出力されるリード／
ライト信号に基づき、アドレスバッファの選択を制御す
る信号および前記メモリのチップセレクト信号を出力す
るチップセレクト回路と、前記２つのマイクロプロセッ
サから出力されるリード／ライト信号に基づき、２つの
マイクロプロセッサのメモリアクセスが競合したときに
は優先順序の低い方のマイクロプロセッサの処理動作を
一時的に停止させるためのウェイト信号を発生するプラ
イオリティ回路と、 優先順序の低い方のマイクロプロセッサに対してウェイ
ト信号が入力されたときは、当該マイクロプロセッサと
メモリとのデータバスをオープン状態にするバッファ制
御回路と、前記チップセレクト回路およびプライオリテ
ィ回路の出力に基づきセットあるいはリセットされ、前
記メモリが使用可能状態にあるかどうかのフラグを立て
るフラグ回路と、 前記２つのマイクロプロセッサから出力されるリード／
ライト信号に基づき、メモリにデータを書き込んだとき
には、相手側のマイクロプロセッサに対して書き込みデ
ータの読み出しを要求する割り込み信号を発生する割り
込み回路 を具備したことを特徴とするメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24787388A JPH0293971A (ja) | 1988-09-30 | 1988-09-30 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24787388A JPH0293971A (ja) | 1988-09-30 | 1988-09-30 | メモリアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0293971A true JPH0293971A (ja) | 1990-04-04 |
Family
ID=17169887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24787388A Pending JPH0293971A (ja) | 1988-09-30 | 1988-09-30 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0293971A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08180032A (ja) * | 1994-12-27 | 1996-07-12 | Kobe Nippon Denki Software Kk | プロセッサ間通信装置 |
-
1988
- 1988-09-30 JP JP24787388A patent/JPH0293971A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08180032A (ja) * | 1994-12-27 | 1996-07-12 | Kobe Nippon Denki Software Kk | プロセッサ間通信装置 |
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