JPS6149258A - 外部記憶装置の入出力制御方式 - Google Patents
外部記憶装置の入出力制御方式Info
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- JPS6149258A JPS6149258A JP17117484A JP17117484A JPS6149258A JP S6149258 A JPS6149258 A JP S6149258A JP 17117484 A JP17117484 A JP 17117484A JP 17117484 A JP17117484 A JP 17117484A JP S6149258 A JPS6149258 A JP S6149258A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ｖｌ数の演算装置が共有する外部足先な装置
を非同期にアクセスする外部記憶装置の人出力制御方式
に関する。
を非同期にアクセスする外部記憶装置の人出力制御方式
に関する。
（従来の技術）
近年、外部記憶装置δを補助足ｔｔｉ装置として効率良
く使用して、複数の演算装置（以下、ＣＰＵという、）
が共有してアクセスできるようになっているが、Ｉｉ！
ｉｌ定メモリラメモリ補助記憶装置（たとえばＲＡＭ）
に送られる内容が大容量のデータである場合には、各Ｃ
ＰＵ間に予め定められた優先順位が来るまでの待ち時間
を無視できない。
く使用して、複数の演算装置（以下、ＣＰＵという、）
が共有してアクセスできるようになっているが、Ｉｉ！
ｉｌ定メモリラメモリ補助記憶装置（たとえばＲＡＭ）
に送られる内容が大容量のデータである場合には、各Ｃ
ＰＵ間に予め定められた優先順位が来るまでの待ち時間
を無視できない。
第２図は、共有されるＲＡＭへのアクセスが衝突しない
様にするために、ＣＰＵ１とＣＰＵ２のそれぞれのアド
レスバスｌ、、１２から優先順位判定回路２にアドレス
データを入力し、レディ信号（ＲＥＡＤＹ）が帰ってき
たＣＰＵのみとデータ等の授受を行うようにした入出力
制御方式の一例を示している。３はデータバスで、上記
ＲＡＭ以外にも図示しないＩ１０装置等が各データバス
３１．３２を介してＣＰＵ、、ＣＰＵ２との間でデータ
の授受をおこなっている。＋ｆｉ先順位判定回路２は、
各ＣＰＵ毎のデコード回路２１．２２を備えていて、ア
ドレスバス１１．１２から入力したアドレスデータに従
って、コントロールへス４１．４２のいずれか一方にレ
ディ信号を出力する、いま ＣＰＵ、にレディ信号がλ
ると、７トレスパス１１からアドレスレジスタＲの７ト
レス指定が行なわれデータ転送が始まり、その間にＣＰ
Ｕ ２がＲＡＭのアドレスを指定してもｃｐｕ２は、
ＲＡＭとＣＰＵ＋ どのデータ転送が、を冬るまでｆｉ
ｍｓｅｃの待ち時間をよぎなくされる。
様にするために、ＣＰＵ１とＣＰＵ２のそれぞれのアド
レスバスｌ、、１２から優先順位判定回路２にアドレス
データを入力し、レディ信号（ＲＥＡＤＹ）が帰ってき
たＣＰＵのみとデータ等の授受を行うようにした入出力
制御方式の一例を示している。３はデータバスで、上記
ＲＡＭ以外にも図示しないＩ１０装置等が各データバス
３１．３２を介してＣＰＵ、、ＣＰＵ２との間でデータ
の授受をおこなっている。＋ｆｉ先順位判定回路２は、
各ＣＰＵ毎のデコード回路２１．２２を備えていて、ア
ドレスバス１１．１２から入力したアドレスデータに従
って、コントロールへス４１．４２のいずれか一方にレ
ディ信号を出力する、いま ＣＰＵ、にレディ信号がλ
ると、７トレスパス１１からアドレスレジスタＲの７ト
レス指定が行なわれデータ転送が始まり、その間にＣＰ
Ｕ ２がＲＡＭのアドレスを指定してもｃｐｕ２は、
ＲＡＭとＣＰＵ＋ どのデータ転送が、を冬るまでｆｉ
ｍｓｅｃの待ち時間をよぎなくされる。
（発明が解決しようとする問題点）
このように 従来の外部記憶装置の入出力制御方式では
、共有する外部補助記憶装刀紮非同期にアクセスする複
数の４１ｆ算装置の中で下位のＣＰＵは、他にすぐに実
行できるタスクがあってもウェイ）（ＷＡＩＴ）状態に
遷移すると次の°バ象が生起するまでレディにならず、
システＬ・の効率に低下を来たすという問題点があった
。
、共有する外部補助記憶装刀紮非同期にアクセスする複
数の４１ｆ算装置の中で下位のＣＰＵは、他にすぐに実
行できるタスクがあってもウェイ）（ＷＡＩＴ）状態に
遷移すると次の°バ象が生起するまでレディにならず、
システＬ・の効率に低下を来たすという問題点があった
。
（問題点を解決するための手段）
本発明は上記の欠点を除去すへくなされたもので 複数
の演算装置が共有する外部記憶装置を非同期にアクセス
することが出来、かつ演算装置のロス時間を無くすよう
にした外部記憶装置１の入出力制御方式を提供すること
を目的にしており 複数の演算装置が共有する外部記ｔ
＋！装置を非同期にアクセスする外部記憶装υの入出力
制御方式において、前記外部記憶装置δをアクセスする
演算装置のフラグを記憶保持する手段と、アクセル時に
はΦ先順位が下位にある演算装置からのフラグの読み込
みを焦土する手段とを具備し、読み込まれたフラグに応
じて前記外部記憶装置にたいする各演算装置のアクセス
を制御するようにしたことを特徴とするものである。
の演算装置が共有する外部記憶装置を非同期にアクセス
することが出来、かつ演算装置のロス時間を無くすよう
にした外部記憶装置１の入出力制御方式を提供すること
を目的にしており 複数の演算装置が共有する外部記ｔ
＋！装置を非同期にアクセスする外部記憶装υの入出力
制御方式において、前記外部記憶装置δをアクセスする
演算装置のフラグを記憶保持する手段と、アクセル時に
はΦ先順位が下位にある演算装置からのフラグの読み込
みを焦土する手段とを具備し、読み込まれたフラグに応
じて前記外部記憶装置にたいする各演算装置のアクセス
を制御するようにしたことを特徴とするものである。
（作用）
本発明方式においては、各１ｉ７１算装置は共有する記
ｔ＋！装置がアクセス中であるか否かを記憶保持したフ
ラグにより判断して各演算装置のアクセスを制御でき、
タスク管理上でのシステムの効率が向上する。
ｔ＋！装置がアクセス中であるか否かを記憶保持したフ
ラグにより判断して各演算装置のアクセスを制御でき、
タスク管理上でのシステムの効率が向上する。
（実施例）
以下、本発明の実施例について説明する。
第１図は、ニイＰｌの演算装置ＣＰＵ１．ＣＰＵ２が共
有する外部記憶装置δＲＡＭを非同期にアクセスするこ
とができるマイクロコンビュ・−夕の一部を示しており
、図において各演算装置ｃ ｐｕ、およびＣＰＵ２のデ
ータバス３．−．３２以外にアドレスバス１１．１２の
みを示す、５は、本発明の要旨をなすフリップフロップ
Ｆ／Ｆ１．Ｆ／Ｆ２およびアンドゲートＧで構成した論
理回路である。
有する外部記憶装置δＲＡＭを非同期にアクセスするこ
とができるマイクロコンビュ・−夕の一部を示しており
、図において各演算装置ｃ ｐｕ、およびＣＰＵ２のデ
ータバス３．−．３２以外にアドレスバス１１．１２の
みを示す、５は、本発明の要旨をなすフリップフロップ
Ｆ／Ｆ１．Ｆ／Ｆ２およびアンドゲートＧで構成した論
理回路である。
フリップフロップＦ／Ｆ、のセット入力及びリセット入
力はデータバス３１と接続され、セット出力はデータバ
ス３１を介して滞電されるとともに他方の演算装置ＣＰ
Ｕ２のデータバス３２と接続される。又、他方の７リツ
プフロツプＦ／、Ｆ２のセット入力はアンドゲートＧを
介してデータバス３２と接続され、リセット入力はデー
タバス３２と接続され、セット出力はデータバス３２を
介して９題されるとともに一方の演算装置、 ＣＰ Ｕ
１のデータバス３Ｉと接続される。上記アントゲート
Ｇの制御入力は、フリップフロップＦ／Ｆ、のリセット
出力が供給されて演算装置ＣＰＵ、がＣＰＵ２に優先す
るようになっている。
力はデータバス３１と接続され、セット出力はデータバ
ス３１を介して滞電されるとともに他方の演算装置ＣＰ
Ｕ２のデータバス３２と接続される。又、他方の７リツ
プフロツプＦ／、Ｆ２のセット入力はアンドゲートＧを
介してデータバス３２と接続され、リセット入力はデー
タバス３２と接続され、セット出力はデータバス３２を
介して９題されるとともに一方の演算装置、 ＣＰ Ｕ
１のデータバス３Ｉと接続される。上記アントゲート
Ｇの制御入力は、フリップフロップＦ／Ｆ、のリセット
出力が供給されて演算装置ＣＰＵ、がＣＰＵ２に優先す
るようになっている。
なお、Ｆ／Ｆ、の各セット出力は、クロックに同期して
開閉するゲートｇを介して各データバス３１．３２に出
力される。
開閉するゲートｇを介して各データバス３１．３２に出
力される。
すなわち、フリップフロップＦ／Ｆ１．Ｆ／Ｆ２は外部
記憶装置ＲＡＭをアクセスする演算装置ＣＰＵＩ 、Ｃ
ＰＵ２のフラグを記憶保持するとともに、アンドゲート
Ｇはフリー、プフロップＦ／Ｆ裏のセット時に閉成され
て優先順位が下位にある演算装置ＣＰＵ２からのフラグ
の読み込みが禁止される。したがって演算装５ｆｉＣＰ
Ｕ□、ＣＰＵ２からのアクセスはきめられた優先順位で
受付けられ、データ／ヘス３１を介してレディ信号がＣ
ＰＵ１に帰電したとき、ＣＰＵ、はアドレスレジスタＲ
からアドレス指定して、外部記憶装置ＲＡＭとの間でデ
ータ等の授受が行なわれる。他方、論理回路５のフリッ
プフロップＦ／Ｆ２がリセット状態にあれば、ＣＰＵ２
はデータバス３２によって外部記ｔｌ！装置ａＲＡＭが
アクセス中であることを知り得る。つまり、外部記憶装
置 ＲＡ Ｍへのアクセスを行えないＣＰＵ２はウェイ
ト状態に２移することなく１次に実行しうるタスクに移
る。
記憶装置ＲＡＭをアクセスする演算装置ＣＰＵＩ 、Ｃ
ＰＵ２のフラグを記憶保持するとともに、アンドゲート
Ｇはフリー、プフロップＦ／Ｆ裏のセット時に閉成され
て優先順位が下位にある演算装置ＣＰＵ２からのフラグ
の読み込みが禁止される。したがって演算装５ｆｉＣＰ
Ｕ□、ＣＰＵ２からのアクセスはきめられた優先順位で
受付けられ、データ／ヘス３１を介してレディ信号がＣ
ＰＵ１に帰電したとき、ＣＰＵ、はアドレスレジスタＲ
からアドレス指定して、外部記憶装置ＲＡＭとの間でデ
ータ等の授受が行なわれる。他方、論理回路５のフリッ
プフロップＦ／Ｆ２がリセット状態にあれば、ＣＰＵ２
はデータバス３２によって外部記ｔｌ！装置ａＲＡＭが
アクセス中であることを知り得る。つまり、外部記憶装
置 ＲＡ Ｍへのアクセスを行えないＣＰＵ２はウェイ
ト状態に２移することなく１次に実行しうるタスクに移
る。
このように論理回路５において、外７Ｘｌｌ記憶装置Ｒ
ＡＭがアクセス中であるか否かを表示し、演算装置（ｐ
ｔ＋、、ＣＰＵ２はそれを見なから夕１部記憶装置ＲＡ
Ｍへのアクセスを行なうようにしたので、複数の演算装
置ＣＰＵが共イｊする外部記憶装置ＲＡＭを非同期にア
クセスすることか出来、かつｎｆ算装首ＣＰＵのロス時
間を俸〈すことができる。
ＡＭがアクセス中であるか否かを表示し、演算装置（ｐ
ｔ＋、、ＣＰＵ２はそれを見なから夕１部記憶装置ＲＡ
Ｍへのアクセスを行なうようにしたので、複数の演算装
置ＣＰＵが共イｊする外部記憶装置ＲＡＭを非同期にア
クセスすることか出来、かつｎｆ算装首ＣＰＵのロス時
間を俸〈すことができる。
（発明の効果）
以上述へたように１本発明によれば外部補助記憶装置δ
を含むシステムで、各波算装この共イアする記憶装置が
アクセス中であるか否かを記ｔＣ！保持したフラグによ
り判断して、各演算装置のアクセスを制街でき、複数の
演算装置から外部記憶装とを非回期にアクセスすること
が出来、かつ演算装置のロス時間を無くすようにした外
部記憶装置の入出力３１１ ｎ方式を提供できる。
を含むシステムで、各波算装この共イアする記憶装置が
アクセス中であるか否かを記ｔＣ！保持したフラグによ
り判断して、各演算装置のアクセスを制街でき、複数の
演算装置から外部記憶装とを非回期にアクセスすること
が出来、かつ演算装置のロス時間を無くすようにした外
部記憶装置の入出力３１１ ｎ方式を提供できる。
４・１４面のｆ＋’Ｘ単な説明
第１（くは１本発明の一実施例を示すブロック図、第２
図は、従来技術の一例を示すブロック図である。
図は、従来技術の一例を示すブロック図である。
１・・・アドレスへス、ＣＰＵ・・・演算装置、３・・
・データバス、５・・・論理回路。
・データバス、５・・・論理回路。
特許出願人 ファナック株式会社
代 理 人 弁理士 辻 實
（外１名）
（外１名）
Claims (1)
- 複数の演算装置が共有する外部記憶装置を非同期にアク
セスする外部記憶装置の入出力制御方式において、前記
外部記憶装置をアクセスする演算装置のフラグを記憶保
持する手段と、アクセス時には優先順位が下位にある演
算装置からのフラグの読み込みを禁止する手段とを具備
し、読み込まれたフラグに応じて前記外部記憶装置にた
いする各演算装置のアクセスを制御するようにしたこと
を特徴とする外部記憶装置の入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17117484A JPS6149258A (ja) | 1984-08-17 | 1984-08-17 | 外部記憶装置の入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17117484A JPS6149258A (ja) | 1984-08-17 | 1984-08-17 | 外部記憶装置の入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149258A true JPS6149258A (ja) | 1986-03-11 |
Family
ID=15918371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17117484A Pending JPS6149258A (ja) | 1984-08-17 | 1984-08-17 | 外部記憶装置の入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149258A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535944A (en) * | 1976-07-07 | 1978-01-19 | Hitachi Ltd | Multi-system computer system constituted by simultaneous access prevention system of same data block |
| JPS5814231A (ja) * | 1981-07-17 | 1983-01-27 | Nec Corp | 多重情報処理装置システム |
| JPS58214927A (ja) * | 1982-06-09 | 1983-12-14 | Hitachi Ltd | デバイスクロスコ−ル装置 |
| JPS59114659A (ja) * | 1982-12-10 | 1984-07-02 | エイイ−エル・マイクロテル・リミテツド | メモリアクセス制御回路 |
-
1984
- 1984-08-17 JP JP17117484A patent/JPS6149258A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535944A (en) * | 1976-07-07 | 1978-01-19 | Hitachi Ltd | Multi-system computer system constituted by simultaneous access prevention system of same data block |
| JPS5814231A (ja) * | 1981-07-17 | 1983-01-27 | Nec Corp | 多重情報処理装置システム |
| JPS58214927A (ja) * | 1982-06-09 | 1983-12-14 | Hitachi Ltd | デバイスクロスコ−ル装置 |
| JPS59114659A (ja) * | 1982-12-10 | 1984-07-02 | エイイ−エル・マイクロテル・リミテツド | メモリアクセス制御回路 |
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