JPS60189551A - 記憶制御方式 - Google Patents
記憶制御方式Info
- Publication number
- JPS60189551A JPS60189551A JP4403884A JP4403884A JPS60189551A JP S60189551 A JPS60189551 A JP S60189551A JP 4403884 A JP4403884 A JP 4403884A JP 4403884 A JP4403884 A JP 4403884A JP S60189551 A JPS60189551 A JP S60189551A
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- JP
- Japan
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- bank
- request
- storage control
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- control
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は記憶制御方式に関する。さらに詳細にはマルチ
プロセッサ構成時の記憶制御方式に関する。
プロセッサ構成時の記憶制御方式に関する。
処理装置、記憶制御装置および主記憶装置から゛なる単
一の情報処理装置を、性能向上を図るために複数の情報
処理装置構成、いわゆるマルチプロセッサ構成がとられ
る。主記憶装置は複数バンクからなり、記憶制御装置は
各バンクのビジー状態を保持し、処理装置からのメモリ
リクエストにより、バンクのビジー状態を参照して特定
のバンクを起動する。バンク起動後の管理は記憶制御装
置内の記憶制御部で実行され、主記憶装置を起動後、時
間監視等により、一定時間主記憶装置から送られてくる
アドレス信号により、起動したバンクからの読出しデー
タを受取る。単一の情報処理装置構成の場合、記憶制御
装置は主記憶装置のバンク数（あるいはインターリーブ
数）に等しいビジー状態の保持手段および記憶制御部を
設けて制御を行う。このような構成の情報処理装置を複
数（例えば２台）相互に接続してマルチプロセッサを構
成する場合、各情報処理装置の記憶制御装置が制御する
インターリーブ数は不変であるため、主記憶装置とのス
ループットという点で問題がある。
一の情報処理装置を、性能向上を図るために複数の情報
処理装置構成、いわゆるマルチプロセッサ構成がとられ
る。主記憶装置は複数バンクからなり、記憶制御装置は
各バンクのビジー状態を保持し、処理装置からのメモリ
リクエストにより、バンクのビジー状態を参照して特定
のバンクを起動する。バンク起動後の管理は記憶制御装
置内の記憶制御部で実行され、主記憶装置を起動後、時
間監視等により、一定時間主記憶装置から送られてくる
アドレス信号により、起動したバンクからの読出しデー
タを受取る。単一の情報処理装置構成の場合、記憶制御
装置は主記憶装置のバンク数（あるいはインターリーブ
数）に等しいビジー状態の保持手段および記憶制御部を
設けて制御を行う。このような構成の情報処理装置を複
数（例えば２台）相互に接続してマルチプロセッサを構
成する場合、各情報処理装置の記憶制御装置が制御する
インターリーブ数は不変であるため、主記憶装置とのス
ループットという点で問題がある。
これに対して、各記憶制御装置の構成を複数の主記憶装
置のインターリーブ数に見合った構成とすることにより
、スループットの向上を図ることができる、ハードウェ
アが複雑となる欠点がある。
置のインターリーブ数に見合った構成とすることにより
、スループットの向上を図ることができる、ハードウェ
アが複雑となる欠点がある。
本発明の目的は複数の情報処理装置構成時、記憶制御装
置の物量を少なくし、記憶装置のスループットを向上す
る記憶制御方式を提供することにある。
置の物量を少なくし、記憶装置のスループットを向上す
る記憶制御方式を提供することにある。
本発明は個々の情報処理装置のインターリーブ数をその
ままにして、複数の情報処理装置全体のインターリーブ
数を増すことにより目的を達成する。
ままにして、複数の情報処理装置全体のインターリーブ
数を増すことにより目的を達成する。
以下１本発明の実施例を図面を参照して説明する。
第１図は２台の情報処理装置構成を示す。主記憶制御装
置（ＳＣＵ）１．２にはそれぞれ図示しない処理装置（
Ｃ：ＰＵ）や入出力処理装置（ＩＯＰ）が接続され、メ
モリリクエストを受ける。主記憶装置（ＭＳ）３および
４は夫々４バンクからなり、２つの５ＣＵＩおよび２に
接続される。図において、５ＣＵｌおよび２は同一構成
で′あり、内部構成は５ＣＵＩについてのみ示されてい
る。
置（ＳＣＵ）１．２にはそれぞれ図示しない処理装置（
Ｃ：ＰＵ）や入出力処理装置（ＩＯＰ）が接続され、メ
モリリクエストを受ける。主記憶装置（ＭＳ）３および
４は夫々４バンクからなり、２つの５ＣＵＩおよび２に
接続される。図において、５ＣＵｌおよび２は同一構成
で′あり、内部構成は５ＣＵＩについてのみ示されてい
る。
以下５ＣＵＩを中心に述べるが、５ＣＵ２も全く同様で
ある。
ある。
５ＣＵＩはＣＰＵやＩＯＰからのＭＳへの要求を入れる
リクエストスタック部、ＭＳのバンクのビジー状態を示
すバンクビジー情報部１１、バンクビジー情報部１１の
バンクビジー情報を参照し、空いていればそのバンクに
起動をかけるリクエスト選択部１２、ＭＳのバンクに起
動をかけた後のそのバンクの管理を実行する主記憶制御
部１３〜１６、さらにデータ部１７で構成される。主記
憶制御部１３〜１６は起動後の時間を監視し、データ部
１７を制御してＭＳからのデータを受取る制御を行う。
リクエストスタック部、ＭＳのバンクのビジー状態を示
すバンクビジー情報部１１、バンクビジー情報部１１の
バンクビジー情報を参照し、空いていればそのバンクに
起動をかけるリクエスト選択部１２、ＭＳのバンクに起
動をかけた後のそのバンクの管理を実行する主記憶制御
部１３〜１６、さらにデータ部１７で構成される。主記
憶制御部１３〜１６は起動後の時間を監視し、データ部
１７を制御してＭＳからのデータを受取る制御を行う。
次に制御動作について第１図の説明を行う。ＭＳに起動
をかける要求はリクエストスタック部ＩＯにためられ、
線１００を介してリクエスト選択部１２に入る。リクエ
スト選択部１２にはＭＳの使用状況を示すバンクビジー
情報部１１から来るバンクビジー信号１２０〜１２７お
よび、他の５ＣＵ２からバンクビジー信号が線１３０〜
１３７を介して入る。線ｌＯＯの要求信号には、ＭＳ３
または４の各バンク３０〜３３または４０〜４３のどの
バンクに起動をかけるかという情報も含まれている。線
１２０〜１２７のバンクビジー信号および線１３０〜１
３．７のバンク使用状況信号から起動をかけたいバンク
が空いているかどうかを知ることができ、空いていなけ
れば空くまで待つことになるし、使用できる状態であれ
ば線ｌＯ１に起動信号を発行し、ＭＳ３ならば信号線１
０２、ＭＳ４ならば信号線１０３で各記憶装置に５動を
かけてゆく。同様にして、５ＣＵ２からの起動であれば
、ＭＳ３ならば信号線１．０４．ＭＳ４ならば信号線１
０５を使用する。
をかける要求はリクエストスタック部ＩＯにためられ、
線１００を介してリクエスト選択部１２に入る。リクエ
スト選択部１２にはＭＳの使用状況を示すバンクビジー
情報部１１から来るバンクビジー信号１２０〜１２７お
よび、他の５ＣＵ２からバンクビジー信号が線１３０〜
１３７を介して入る。線ｌＯＯの要求信号には、ＭＳ３
または４の各バンク３０〜３３または４０〜４３のどの
バンクに起動をかけるかという情報も含まれている。線
１２０〜１２７のバンクビジー信号および線１３０〜１
３．７のバンク使用状況信号から起動をかけたいバンク
が空いているかどうかを知ることができ、空いていなけ
れば空くまで待つことになるし、使用できる状態であれ
ば線ｌＯ１に起動信号を発行し、ＭＳ３ならば信号線１
０２、ＭＳ４ならば信号線１０３で各記憶装置に５動を
かけてゆく。同様にして、５ＣＵ２からの起動であれば
、ＭＳ３ならば信号線１．０４．ＭＳ４ならば信号線１
０５を使用する。
さて、リクエスト選択部１２で発行した起動信号はＭＳ
に発行すると同時に、起動をかけたバンクに対して主記
憶制御部１３〜１６のいずれかに入る。例えば、バンク
３０に起動をかけた起動信号は主記憶制御部１３に、ま
た、バンク３３には主記憶制御部１６へ、さらにバンク
４０には主記憶制御部１３にという具合である。主記憶
制御部１３〜１６は起動をかけたバンクに対応して線ｌ
ｌＯ〜１１３を介してバンクビジー情報部１１に対して
バンクビジー表示を行わせる。
に発行すると同時に、起動をかけたバンクに対して主記
憶制御部１３〜１６のいずれかに入る。例えば、バンク
３０に起動をかけた起動信号は主記憶制御部１３に、ま
た、バンク３３には主記憶制御部１６へ、さらにバンク
４０には主記憶制御部１３にという具合である。主記憶
制御部１３〜１６は起動をかけたバンクに対応して線ｌ
ｌＯ〜１１３を介してバンクビジー情報部１１に対して
バンクビジー表示を行わせる。
次に本発明の理解を容易ならしめるため、バンクビジー
情報部１１およびリクエスト選択部１２について、第２
図で従来例を説明し、第３図で木 、発明の詳細な説明
する。本発明の一実施例によれば、５ＣＵＩからＭＳ３
および４をみればインタリーブ数は４ウエイであるが、
５ＣＵＩおよび計で８ウエイで倍となる。 、 ２からＭＳ３および４をみたインタリーブ数は舎弟２図
を参照するに、第１図と対応する部分を番号にダッシュ
を付して示している。
情報部１１およびリクエスト選択部１２について、第２
図で従来例を説明し、第３図で木 、発明の詳細な説明
する。本発明の一実施例によれば、５ＣＵＩからＭＳ３
および４をみればインタリーブ数は４ウエイであるが、
５ＣＵＩおよび計で８ウエイで倍となる。 、 ２からＭＳ３および４をみたインタリーブ数は舎弟２図
を参照するに、第１図と対応する部分を番号にダッシュ
を付して示している。
バンクビジー情報部１ビはインタリーブ数４ウェイに対
応してバンク使用状況ラッチ２６０′〜２６３′が設け
られる。これらのラッチ２６０′〜２６３′は、主記憶
制御部１３′〜１６′から発行される制御信号１１０′
〜１１３′で制御される。このバンク使用状況ラッチ２
６０′〜２６３′の出力は、バンクビジー信号１２０′
〜１２３′として他ＳＣＵへ送られると同時に、４つの
バンクに対応したオアゲート２００’〜２０３′にも入
る。これらのゲートには、また他ＳＣＵからのバンクビ
ジー信号１３０′〜１３３′も入っており、バンクビジ
ー信号としてアントゲ−１・２０４′〜２０７′に出力
される。アンドゲート２０４′〜２０７′にはリクエス
トスタック部１０′からの要求信号である１００’−０
〜１００’−３（０〜３はどのバンクに対する要求であ
るかを示す）と線２５０′の起動信号も与えられている
。
応してバンク使用状況ラッチ２６０′〜２６３′が設け
られる。これらのラッチ２６０′〜２６３′は、主記憶
制御部１３′〜１６′から発行される制御信号１１０′
〜１１３′で制御される。このバンク使用状況ラッチ２
６０′〜２６３′の出力は、バンクビジー信号１２０′
〜１２３′として他ＳＣＵへ送られると同時に、４つの
バンクに対応したオアゲート２００’〜２０３′にも入
る。これらのゲートには、また他ＳＣＵからのバンクビ
ジー信号１３０′〜１３３′も入っており、バンクビジ
ー信号としてアントゲ−１・２０４′〜２０７′に出力
される。アンドゲート２０４′〜２０７′にはリクエス
トスタック部１０′からの要求信号である１００’−０
〜１００’−３（０〜３はどのバンクに対する要求であ
るかを示す）と線２５０′の起動信号も与えられている
。
アンドゲート２０４′〜２０７′は対応するオアゲート
２００’〜２０３′の出力が”Ｏ”（対応するバンクが
ビジーでない）の時、アンドゲート２０４′〜２０７′
の対応する一つが開き、オアゲート２０８’、線２５１
′を介してプライオリティ回路２２′に起動要求を与え
る。プライオリティ回路２２′には他の起動要求（例え
ばリフレッシュ）２５２’ も与えられており、優先順
位をとられて、線１０１′に起動信号が発行される。
２００’〜２０３′の出力が”Ｏ”（対応するバンクが
ビジーでない）の時、アンドゲート２０４′〜２０７′
の対応する一つが開き、オアゲート２０８’、線２５１
′を介してプライオリティ回路２２′に起動要求を与え
る。プライオリティ回路２２′には他の起動要求（例え
ばリフレッシュ）２５２’ も与えられており、優先順
位をとられて、線１０１′に起動信号が発行される。
第２図の回路例では、オアゲート２００′〜２０３′で
バンクビジーが取られるため、例えば、第１図の５ＣＵ
２がバンク４０に起動中であれば。
バンクビジーが取られるため、例えば、第１図の５ＣＵ
２がバンク４０に起動中であれば。
５ＣＵＩの要求がバンク３０を起動したくても、５ＣＵ
２からのバンクビジー信号１３０′により、オアゲート
２００′の出力は１″′となり、アンドゲート２０４′
が開かず、この要求は待たされることになる。
２からのバンクビジー信号１３０′により、オアゲート
２００′の出力は１″′となり、アンドゲート２０４′
が開かず、この要求は待たされることになる。
第３図は本発明の一実施例によるバンクビジー情報部１
１、リクエスト選択部１２を示す。バンクビジー情報部
１１は、インターリーブ数８ウエイに対応してＭＳ３の
バンク使用状況ラッチ２６０〜２６３およびＭＳ４のバ
ンク使用状況ラッチ２６４〜２６７を待っている。これ
らのラッチ２６０〜２６７は、主記憶制御部１３〜１６
から発行される制御信号１１０〜１１３および、主記憶
装置選択信号３５０，３５１で制御される。例えば、バ
ンク３０を起動する要求であれば、主記憶装置選択信号
３５０および制御信号１１０により、バンク使用状況ラ
ッチ２６０がセットされ、リセットは制御信号１１０に
より実行する。
１、リクエスト選択部１２を示す。バンクビジー情報部
１１は、インターリーブ数８ウエイに対応してＭＳ３の
バンク使用状況ラッチ２６０〜２６３およびＭＳ４のバ
ンク使用状況ラッチ２６４〜２６７を待っている。これ
らのラッチ２６０〜２６７は、主記憶制御部１３〜１６
から発行される制御信号１１０〜１１３および、主記憶
装置選択信号３５０，３５１で制御される。例えば、バ
ンク３０を起動する要求であれば、主記憶装置選択信号
３５０および制御信号１１０により、バンク使用状況ラ
ッチ２６０がセットされ、リセットは制御信号１１０に
より実行する。
このバンク使用状況ラッチ２６０〜２６７はそれぞれバ
ンクビジー信号１２０〜１２７として他５ＣＵ２へ送ら
れ、他方、オアゲート２００〜２０３でバンク番号の同
一同志がオアされる。このオアゲートの出力はバンクビ
ジーとして発行され、他の信号と共にアンドゲート２０
４〜２０７に入力される。バンクビジー信号はアントゲ
−１〜３２０〜３２７からも与えられる。アンドゲート
３２０〜３２３には５ＣＵ２からのＭＳ３の使用状況が
線１３０〜１３３を介してケ、えられると共に、ＭＳ３
の選択信号３５０が共通に与えられる。例えば、５ＣＵ
Ｉ側でＭＳ３のバンク０を使用したい時、５ＣＵ２側で
このＭＳ３のバンク０を使用していると、アンドゲート
３２０からバンクビジー信号が出力される。アンドゲー
ト３２４〜３２７には５ＣＵ２からのＭＳ４の使用状況
が線１３４〜１３７を介して一ケえられると共に、ＭＳ
４の選択信号３５１が共通に与えられる。アンドゲート
３２０と３２４の出力はオアゲート２００の出力と結合
されて、アンドゲート２０４へのバンクビジー信号とな
る。他についても同様である。
ンクビジー信号１２０〜１２７として他５ＣＵ２へ送ら
れ、他方、オアゲート２００〜２０３でバンク番号の同
一同志がオアされる。このオアゲートの出力はバンクビ
ジーとして発行され、他の信号と共にアンドゲート２０
４〜２０７に入力される。バンクビジー信号はアントゲ
−１〜３２０〜３２７からも与えられる。アンドゲート
３２０〜３２３には５ＣＵ２からのＭＳ３の使用状況が
線１３０〜１３３を介してケ、えられると共に、ＭＳ３
の選択信号３５０が共通に与えられる。例えば、５ＣＵ
Ｉ側でＭＳ３のバンク０を使用したい時、５ＣＵ２側で
このＭＳ３のバンク０を使用していると、アンドゲート
３２０からバンクビジー信号が出力される。アンドゲー
ト３２４〜３２７には５ＣＵ２からのＭＳ４の使用状況
が線１３４〜１３７を介して一ケえられると共に、ＭＳ
４の選択信号３５１が共通に与えられる。アンドゲート
３２０と３２４の出力はオアゲート２００の出力と結合
されて、アンドゲート２０４へのバンクビジー信号とな
る。他についても同様である。
アンドゲート２０４〜２０７には線ｔｏｏ−。
〜１００−３の要求信号が与えられる。アントゲ−ｌ−
２０４〜２０７の出力は第２図と同様にオアゲート２０
８を介して起動要求としてプライオリティ回路２２に与
えられる。
２０４〜２０７の出力は第２図と同様にオアゲート２０
８を介して起動要求としてプライオリティ回路２２に与
えられる。
第３図の回路によると、５ＣＵ２がバンク４０に起動中
であっても、５ＣＵｌの要求はバンク３０を起動できる
。これは、ＳＣ’Ｕ２からのバンクビジー信号１３４が
ビジーを示していても、５ＣＵ１の要求は主記憶装置選
択線３５０を示し、選択信号３５１は” ｏ ”である
。このため、第２図の従来の回路で説明した待たされる
要求も、本発明の回路では待たされることがない。
であっても、５ＣＵｌの要求はバンク３０を起動できる
。これは、ＳＣ’Ｕ２からのバンクビジー信号１３４が
ビジーを示していても、５ＣＵ１の要求は主記憶装置選
択線３５０を示し、選択信号３５１は” ｏ ”である
。このため、第２図の従来の回路で説明した待たされる
要求も、本発明の回路では待たされることがない。
本発明によれば１個々の情報処理装置のインターリーブ
数をそのままにし、複数の情報処理装置全体のインター
リーブ数を複数倍にすることによって、主記憶装置との
スループットを向上できると同時に、主記憶制御装置の
物量を少なくできる効果がある。
数をそのままにし、複数の情報処理装置全体のインター
リーブ数を複数倍にすることによって、主記憶装置との
スループットを向上できると同時に、主記憶制御装置の
物量を少なくできる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来例を示す図、第３図は第１図のバンクビジー情報部
およびリクエスト選択部の具体例を示す図である。 １および２・・・主記憶制御装置、 ３および４・・主
記憶装置、１０・・・リクエストスタック部、１１・・
・バンクビジー情報部、１２・・・リクエスト選択部、
１３〜１６・・・記憶制御部。 第１図 第２図 ５０− Ｌ −−−−−−−−−−−−−−−Ｊ第３図
従来例を示す図、第３図は第１図のバンクビジー情報部
およびリクエスト選択部の具体例を示す図である。 １および２・・・主記憶制御装置、 ３および４・・主
記憶装置、１０・・・リクエストスタック部、１１・・
・バンクビジー情報部、１２・・・リクエスト選択部、
１３〜１６・・・記憶制御部。 第１図 第２図 ５０− Ｌ −−−−−−−−−−−−−−−Ｊ第３図
Claims (1)
- （１）夫々複数バンクからなるｎ台の記憶装置に接続さ
れたｎ台の記憶制御装置を具備し、各記憶制御装置は、
自記憶制御装置が起動をかけた各バンク毎のビジー状態
を示すバンクビジー情報部を有し、記憶装置要求により
、自バンクビジー情報部と他記憶制御装置のバンクビジ
ー情報部からのビジー状態とを参照して特定の記憶装置
のバンクを起動すると共に、記憶装置のバンクの起動後
の管理を実行する記憶部を記憶装置１台分のバンク数に
一致する数のみを設けて、異なる記憶装置のバンクの上
記管理を共通に制御することを特徴とする記憶制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4403884A JPS60189551A (ja) | 1984-03-09 | 1984-03-09 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4403884A JPS60189551A (ja) | 1984-03-09 | 1984-03-09 | 記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189551A true JPS60189551A (ja) | 1985-09-27 |
Family
ID=12680452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4403884A Pending JPS60189551A (ja) | 1984-03-09 | 1984-03-09 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247740A (ja) * | 1988-08-09 | 1990-02-16 | Agency Of Ind Science & Technol | プライオリティ制御回路 |
-
1984
- 1984-03-09 JP JP4403884A patent/JPS60189551A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247740A (ja) * | 1988-08-09 | 1990-02-16 | Agency Of Ind Science & Technol | プライオリティ制御回路 |
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