JP3078000B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP3078000B2 JP3078000B2 JP02195925A JP19592590A JP3078000B2 JP 3078000 B2 JP3078000 B2 JP 3078000B2 JP 02195925 A JP02195925 A JP 02195925A JP 19592590 A JP19592590 A JP 19592590A JP 3078000 B2 JP3078000 B2 JP 3078000B2
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- information processing
- memory
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Dram (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、情報処理装置に実装する半導体のマルチ
ポートRAMに関する。
ポートRAMに関する。
第６図に、外部情報処理装置からマルチポートRAMへ
の書き込みに対して割り込みを発生する回路を内蔵し
た、マルチポートRAMを持つ情報処理装置の構成の一例
を示す。
の書き込みに対して割り込みを発生する回路を内蔵し
た、マルチポートRAMを持つ情報処理装置の構成の一例
を示す。
この情報処理装置１は、CPU2とマルチポートRAM3とか
らなり、マルチポートRAM3は、CPU2に対して割り込みを
発生するための割り込み回路４とメモリ制御回路５と記
録領域のメモリセル部６から構成されており、メモリセ
ルのマッピングされた領域に、割り込み発生アドレス９
が存在する。
らなり、マルチポートRAM3は、CPU2に対して割り込みを
発生するための割り込み回路４とメモリ制御回路５と記
録領域のメモリセル部６から構成されており、メモリセ
ルのマッピングされた領域に、割り込み発生アドレス９
が存在する。
マルチポートRAM3は３つのポートとして、Ａポートと
Ｂポート及びＣポートを備え、ＡポートはCPU2へ、Ｂポ
ートとＣポートは外部の外部情報処理装置8A,8Bにそれ
ぞれ接続している。メモリ制御回路５はCPU2,外部情報
処理装置8A,8BからマルチポートRAM3に対するアクセス
要求を受付けて処理し、所定のタイミングでこれらアク
セスを順番に実行させるものである。Ａ〜Ｃポートはデ
ータバス，アドレスバス及びアクセス要求線（例えば書
込み要求信号用）を備えている。
Ｂポート及びＣポートを備え、ＡポートはCPU2へ、Ｂポ
ートとＣポートは外部の外部情報処理装置8A,8Bにそれ
ぞれ接続している。メモリ制御回路５はCPU2,外部情報
処理装置8A,8BからマルチポートRAM3に対するアクセス
要求を受付けて処理し、所定のタイミングでこれらアク
セスを順番に実行させるものである。Ａ〜Ｃポートはデ
ータバス，アドレスバス及びアクセス要求線（例えば書
込み要求信号用）を備えている。
割込み回路部４は第７図に示すように構成されてい
る。即ちハード的に予め固定した特定アドレスａ（FFF
F）を発する発生部18,19と各ポートのデコード回路20,2
1とAND論理の書込み検出回路22,23とOR回路24からな
る。OR回路24の出力信号IRQ（DPRAM）はCPU2に割込み信
号として与えられる。
る。即ちハード的に予め固定した特定アドレスａ（FFF
F）を発する発生部18,19と各ポートのデコード回路20,2
1とAND論理の書込み検出回路22,23とOR回路24からな
る。OR回路24の出力信号IRQ（DPRAM）はCPU2に割込み信
号として与えられる。
次に動作について説明する。
この情報処理装置１は、外部情報処理装置8A,8Bから
マルチポートRAM3への書き込みに対応した割り込みを発
生させる方法として、外部情報処理装置8A,8Bいずれか
のアクセス信号WRが入力された場合には、マルチポート
RAM3の予め決められた１つの特定アドレス、つまり割り
込み発生アドレス用の特定アドレス“FFFF"9への書き込
み信号により、CPU2への割り込みの発生を行う。
マルチポートRAM3への書き込みに対応した割り込みを発
生させる方法として、外部情報処理装置8A,8Bいずれか
のアクセス信号WRが入力された場合には、マルチポート
RAM3の予め決められた１つの特定アドレス、つまり割り
込み発生アドレス用の特定アドレス“FFFF"9への書き込
み信号により、CPU2への割り込みの発生を行う。
従来の装置では、マルチポートRAM3への書き込みによ
る割り込みの発生方法が、ある１つの特定アドレス例え
ば“FFFF"のみに対して行っていた。このため、割り込
み発生による複雑な処理ができず、情報処理能力が制限
されるという欠点があった。
る割り込みの発生方法が、ある１つの特定アドレス例え
ば“FFFF"のみに対して行っていた。このため、割り込
み発生による複雑な処理ができず、情報処理能力が制限
されるという欠点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、マルチポートRAMへの書き込み時の発生
対象アドレスを、複数化して情報処理能力を柔軟にした
マルチポートRAMを内蔵した情報処理装置を得ることを
目的とする。
されたもので、マルチポートRAMへの書き込み時の発生
対象アドレスを、複数化して情報処理能力を柔軟にした
マルチポートRAMを内蔵した情報処理装置を得ることを
目的とする。
［課題を解決するための手段］ この発明の第１の発明は、CPUと、CPUと複数の外部情
報処理装置とに接続する複数のポートを有するマルチポ
ートRAMと、からなる情報処理装置であって、マルチポ
ートRAMは、第１の特定アドレスと第２の特定アドレス
とを有するメモリと、割り込み回路部と、を有してお
り、割り込み回路部は、メモリの第１の特定アドレス
と、メモリの第１の特定アドレスとは異なるメモリの第
２の特定アドレスと、メモリの全領域と、に対する書き
込み要求を各々アドレスデコードする複数のポートに対
応して設けられた複数のデコード回路と、デコード回路
から出力されるポートに対応した各々のデコード出力を
第１の特定アドレスによるものと、第２の特定アドレス
によるものと、全領域によるものとに分けて選択する選
択回路と、を備える。
報処理装置とに接続する複数のポートを有するマルチポ
ートRAMと、からなる情報処理装置であって、マルチポ
ートRAMは、第１の特定アドレスと第２の特定アドレス
とを有するメモリと、割り込み回路部と、を有してお
り、割り込み回路部は、メモリの第１の特定アドレス
と、メモリの第１の特定アドレスとは異なるメモリの第
２の特定アドレスと、メモリの全領域と、に対する書き
込み要求を各々アドレスデコードする複数のポートに対
応して設けられた複数のデコード回路と、デコード回路
から出力されるポートに対応した各々のデコード出力を
第１の特定アドレスによるものと、第２の特定アドレス
によるものと、全領域によるものとに分けて選択する選
択回路と、を備える。
また、この発明の第２の発明は、第１の特定アドレス
と第２の特定アドレスは、メモリの先頭アドレスと最終
アドレスである。
と第２の特定アドレスは、メモリの先頭アドレスと最終
アドレスである。
また、この発明の第３の発明は、選択回路の出力に基
づいて設定されるステータス部を含むをレジスタを備え
る。
づいて設定されるステータス部を含むをレジスタを備え
る。
［作用］ 選択回路13により、特定アドレスのデコード回路25〜
30のうちいくつかが選択されて、その、選択された特定
アドレスへ書き込み動作が、Ｂポート又はＣポートの少
なくともどちらか一方より行なわれるときに、割り込み
発生信号IRQDPRAMを発生する。割り込み発生アドレスと
して、複数のアドレス“OOOO,FFFF,又は（RAM全エリ
ア）XXXX"を持つため、割り込み時の情報処理能力を向
上させることができる。
30のうちいくつかが選択されて、その、選択された特定
アドレスへ書き込み動作が、Ｂポート又はＣポートの少
なくともどちらか一方より行なわれるときに、割り込み
発生信号IRQDPRAMを発生する。割り込み発生アドレスと
して、複数のアドレス“OOOO,FFFF,又は（RAM全エリ
ア）XXXX"を持つため、割り込み時の情報処理能力を向
上させることができる。
第１図に、この発明における一実施例の情報処理装置
の構成を示す。
の構成を示す。
第１図において、情報処理装置１は、CPU2とマルチポ
ートRAM3からなり、マルチポートRAM3は、割り込み発生
状況を保持するステータスレジスタ７をもつ割り込み回
路4,メモリ制御回路５とメモリ６から構成されている。
ートRAM3からなり、マルチポートRAM3は、割り込み発生
状況を保持するステータスレジスタ７をもつ割り込み回
路4,メモリ制御回路５とメモリ６から構成されている。
割込み回路４は第３図，第４図に示すように複数の各
ポートのデコード回路25〜30とチャンネル１〜チャンネ
ル３と３ヶの選択回路13とから構成されている。即ち第
３図のｂ〜ｇにおいて、Ｂポート用にメモリ６の先頭ア
ドレスｓを示す特定アドレス値“OOOO"を発生する発生
部12とデコード回路25、最終アドレスｅを示す特定アド
レス値“FFFF"を発生する発生部13とデコード回路26、
メモリ６の全エリアからアドレスａをデコードするデコ
ード回路27を備えている。又Ｃポート用にメモリ６の先
頭アドレスｓを示す特定アドレス値“OOOO"のデコード
回路28、以下同様に特定アドレス値“FFFF"のデコード
回路29及びRAMの全エリアからアドレスａをデコードす
るデコード回路30を備えている。
ポートのデコード回路25〜30とチャンネル１〜チャンネ
ル３と３ヶの選択回路13とから構成されている。即ち第
３図のｂ〜ｇにおいて、Ｂポート用にメモリ６の先頭ア
ドレスｓを示す特定アドレス値“OOOO"を発生する発生
部12とデコード回路25、最終アドレスｅを示す特定アド
レス値“FFFF"を発生する発生部13とデコード回路26、
メモリ６の全エリアからアドレスａをデコードするデコ
ード回路27を備えている。又Ｃポート用にメモリ６の先
頭アドレスｓを示す特定アドレス値“OOOO"のデコード
回路28、以下同様に特定アドレス値“FFFF"のデコード
回路29及びRAMの全エリアからアドレスａをデコードす
るデコード回路30を備えている。
又第３図ａにおいて、CPU2からの（Ａポート用）割り
込みモード及びステータスレジスタ７への書き込み信号
がWRMODEで、読み出し信号がRDMODEであり、デコード回
路31はアドレスをデコードする。
込みモード及びステータスレジスタ７への書き込み信号
がWRMODEで、読み出し信号がRDMODEであり、デコード回
路31はアドレスをデコードする。
チャンネル1,2,3はそれぞれ独立した割り込み対象ア
ドレスを設定するもので、３回路並列に動作することも
ある。
ドレスを設定するもので、３回路並列に動作することも
ある。
更に、第２図において、モード及びステータスを保持
するレジスタ７はステータス部33とモード部32から構成
されている。モード部32は第４図の各チャンネル１〜３
のラッチ（LATCH）1L〜3Lに相当し、モード部32の各値
モード０〜２がラッチ1L〜3Lの各値に対応する。又ステ
ータス部33は第４図のフリップフロップ（FF）1F〜3Fに
相当し、ステータス部33の各値ステータス０〜２がFF1F
〜3Fの各Ｑ出力値に対応する。第４図は特定アドレスを
決定する選択回路13を構成している。
するレジスタ７はステータス部33とモード部32から構成
されている。モード部32は第４図の各チャンネル１〜３
のラッチ（LATCH）1L〜3Lに相当し、モード部32の各値
モード０〜２がラッチ1L〜3Lの各値に対応する。又ステ
ータス部33は第４図のフリップフロップ（FF）1F〜3Fに
相当し、ステータス部33の各値ステータス０〜２がFF1F
〜3Fの各Ｑ出力値に対応する。第４図は特定アドレスを
決定する選択回路13を構成している。
なお、モード0,1,2の有効とはモード０のビットが1,
モード１のビットが1,モード２のビットが１の場合に夫
々のモードが選択されることであり、複数のモードが成
立することもあり、単独のモードのときもありうる。ま
た、ステータスについては、選択されたモードに対応す
るステータスのみ、その割り込み発生の状態を受けつけ
る。次に動作について説明する。今、外部情報処理装置
8AからポートＢを介して特定アドレスの１つであるアド
レス“OOOOH"へ書き込みが行なわれると、特定アドレス
“OOOOH"への書き込みをデコードするAND回路40がアク
ティブとなり、OR回路41もアクティブとなる。このと
き、この特定アドレス“OOOOH"が割り込み発生対象アド
レスとして、モードレジスタ1Lにより選択（Ｈの状態）
されていた場合には、AND回路42もアクティブとなり、
ステータスレジスタ1Fに割り込みの発生をラッチし、IR
QDPRAMの信号もアクティブとなり、CPU2に対して割り込
みを発生する。
モード１のビットが1,モード２のビットが１の場合に夫
々のモードが選択されることであり、複数のモードが成
立することもあり、単独のモードのときもありうる。ま
た、ステータスについては、選択されたモードに対応す
るステータスのみ、その割り込み発生の状態を受けつけ
る。次に動作について説明する。今、外部情報処理装置
8AからポートＢを介して特定アドレスの１つであるアド
レス“OOOOH"へ書き込みが行なわれると、特定アドレス
“OOOOH"への書き込みをデコードするAND回路40がアク
ティブとなり、OR回路41もアクティブとなる。このと
き、この特定アドレス“OOOOH"が割り込み発生対象アド
レスとして、モードレジスタ1Lにより選択（Ｈの状態）
されていた場合には、AND回路42もアクティブとなり、
ステータスレジスタ1Fに割り込みの発生をラッチし、IR
QDPRAMの信号もアクティブとなり、CPU2に対して割り込
みを発生する。
逆に、特定アドレス“OOOOH"が、割り込み発生対象ア
ドレスとして選択されていないときには、AND回路42が
アクティブとならないため、割り込みは発生されない。
ドレスとして選択されていないときには、AND回路42が
アクティブとならないため、割り込みは発生されない。
他の２つの割り込み発生対象アドレスについても、チ
ャンネル2,3において、同様の動作を行なう。また、ス
テータスレジスタ1Fへの書き込みは、XOR回路44により
“O"しか書き込むことができない。
ャンネル2,3において、同様の動作を行なう。また、ス
テータスレジスタ1Fへの書き込みは、XOR回路44により
“O"しか書き込むことができない。
以上の動作は、外部情報処理装置8B（Ｃポート側）か
らの書き込みに対しても、同様に行なわれる。
らの書き込みに対しても、同様に行なわれる。
また、割り込み発生アドレスが複数選択されていた場
合（モードレジスタ1L,2L共にＨの状態）に、割り込み
が発生したときには、割り込み発生ステータスレジスタ
1F,2Fを読むことにより、どの割り込みが発生している
かを認識することができる。
合（モードレジスタ1L,2L共にＨの状態）に、割り込み
が発生したときには、割り込み発生ステータスレジスタ
1F,2Fを読むことにより、どの割り込みが発生している
かを認識することができる。
かくして情報処理装置１は、外部情報処理装置8A,8B
からマルチポートRAM3への書き込み信号によって、割り
込みを発生し、その割り込みとして、メモリ６の可変エ
リアへ書き込んだり、先頭アドレス“OOOO"へ書き込ん
だり、最終アドレス“FFFF"に書き込んだときの３つの
条件を持つことが可能となる。CPUはそれぞれの割り込
み条件の選択及び、それぞれの割り込みの発生状態を保
持をモード及び、ステータスのレジスタ７に記録し、割
り込み発生を待ち時間少なく制御し、発生状態を認識し
て、データの処理を迅速に行っていく。
からマルチポートRAM3への書き込み信号によって、割り
込みを発生し、その割り込みとして、メモリ６の可変エ
リアへ書き込んだり、先頭アドレス“OOOO"へ書き込ん
だり、最終アドレス“FFFF"に書き込んだときの３つの
条件を持つことが可能となる。CPUはそれぞれの割り込
み条件の選択及び、それぞれの割り込みの発生状態を保
持をモード及び、ステータスのレジスタ７に記録し、割
り込み発生を待ち時間少なく制御し、発生状態を認識し
て、データの処理を迅速に行っていく。
また、第５図に示すように外部情報処理装置8A,8BのR
AMエリアと情報処理装置１の６メモリ６のRAMエリアを
重ねて、外部情報処理装置8A,8B側から情報処理装置１
へデータの転送を可能とする場合に、互いのRAMの一部
を重ねる場合も考えられる。このような２つの場合、メ
モリ６の先頭アドレス側“OOOO"が重なるときa,メモリ
６の最終アドレス側“FFFF"が重なるときｂにも、上記
のような３つの割り込みが可能なモードにしたときに
は、メモリマップを重ねたエリアでの割り込み発生（第
５図に示す斜線部への書き込み）または、メモリアップ
が重なっていないエリアでの割り込み発生等が可能とな
る。
AMエリアと情報処理装置１の６メモリ６のRAMエリアを
重ねて、外部情報処理装置8A,8B側から情報処理装置１
へデータの転送を可能とする場合に、互いのRAMの一部
を重ねる場合も考えられる。このような２つの場合、メ
モリ６の先頭アドレス側“OOOO"が重なるときa,メモリ
６の最終アドレス側“FFFF"が重なるときｂにも、上記
のような３つの割り込みが可能なモードにしたときに
は、メモリマップを重ねたエリアでの割り込み発生（第
５図に示す斜線部への書き込み）または、メモリアップ
が重なっていないエリアでの割り込み発生等が可能とな
る。
つまり、本発明の実施例によれば、マルチポートRAM
への書き込みによる割り込みの発生を複雑に制御でき、
割り込みの多重発生ができ、また、そのときの割り込み
発生状態も知ることができる。従ってより細かな制御が
でき、情報処理能力を上げることができる。しかも、マ
ルチポートRAMの書き込みという処理だけで割り込みが
発生できるので、S/Wの負荷も少ない。
への書き込みによる割り込みの発生を複雑に制御でき、
割り込みの多重発生ができ、また、そのときの割り込み
発生状態も知ることができる。従ってより細かな制御が
でき、情報処理能力を上げることができる。しかも、マ
ルチポートRAMの書き込みという処理だけで割り込みが
発生できるので、S/Wの負荷も少ない。
割り込み発生アドレスとして、マルチポートRAMのRAM
エリアに書き込んだとき，先頭アドレスに書き込んだと
き，最終アドレスに書き込んだときの３つとした場合に
は、前記のように、外部情報処理装置のRAMエリアとマ
ルチポートRAMのRAMエリアとを重ねたときにも、必ず割
り込みを発生させることが可能である。また、メモリを
拡張する場合にも、割り込み発生アドレスが複数あるに
もかかわらず、その対応を行い易い。
エリアに書き込んだとき，先頭アドレスに書き込んだと
き，最終アドレスに書き込んだときの３つとした場合に
は、前記のように、外部情報処理装置のRAMエリアとマ
ルチポートRAMのRAMエリアとを重ねたときにも、必ず割
り込みを発生させることが可能である。また、メモリを
拡張する場合にも、割り込み発生アドレスが複数あるに
もかかわらず、その対応を行い易い。
以上のように、この発明ではCPUに接続され外部に対
してデータ転送用の複数のポートを備えたマルチポート
RAMにおいて、外部ポートからの書き込みによる割り込
み発生対象アドレスとして複数の割り込み発生特定アド
レスを発生する発生部と、該複数の特定アドレスのなか
からいくつかの特定アドレスを選択する選択回路とによ
り割り込み発生対象アドレスを決定するようにしたの
で、割り込み発生による複雑な処理が可能となり、情報
処理が制限されなくなる効果が得られる。
してデータ転送用の複数のポートを備えたマルチポート
RAMにおいて、外部ポートからの書き込みによる割り込
み発生対象アドレスとして複数の割り込み発生特定アド
レスを発生する発生部と、該複数の特定アドレスのなか
からいくつかの特定アドレスを選択する選択回路とによ
り割り込み発生対象アドレスを決定するようにしたの
で、割り込み発生による複雑な処理が可能となり、情報
処理が制限されなくなる効果が得られる。
また、この発明では、メモリを拡張する場合にも、割
り込み発生アドレスが複数あるにもかかわらず、その対
応を行い易いという効果が得られる。
り込み発生アドレスが複数あるにもかかわらず、その対
応を行い易いという効果が得られる。
また、この発明では、マルチポートRAMの書き込みと
いう処理だけで割り込みが発生できるので、ソフトウェ
アの負荷も少ないという効果が得られる。
いう処理だけで割り込みが発生できるので、ソフトウェ
アの負荷も少ないという効果が得られる。
第１図はこの発明の一実施例による情報処理装置の構成
図、第２図は上記実施例によるモード及びステータスレ
ジスタの詳細図、第３図は上記実施例による保有回路の
構成図、第４図は上記実施例による割込み回路部の構成
図、第５図は上記実施例によるRAMエリアを示す図、第
６図は従来の実施例による情報処理装置の構成図、第７
図は上記従来例による割込み回路部の構成図である。 １は情報処理装置、２はCPU、３はマルチポートRAM、４
は割り込み回路部、５はメモリ制御部、６はメモリ、７
は割り込みモード及びステータスレジスタ、8A,8Bは外
部情報処理装置、12,13は割込発生部。 なお、図中、同一符号は同一、又は相当部分を示す。
図、第２図は上記実施例によるモード及びステータスレ
ジスタの詳細図、第３図は上記実施例による保有回路の
構成図、第４図は上記実施例による割込み回路部の構成
図、第５図は上記実施例によるRAMエリアを示す図、第
６図は従来の実施例による情報処理装置の構成図、第７
図は上記従来例による割込み回路部の構成図である。 １は情報処理装置、２はCPU、３はマルチポートRAM、４
は割り込み回路部、５はメモリ制御部、６はメモリ、７
は割り込みモード及びステータスレジスタ、8A,8Bは外
部情報処理装置、12,13は割込発生部。 なお、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 G06F 13/38 G06F 15/16 - 15/177
Claims (3)
- 【請求項１】CPUと、 前記CPUと複数の外部情報処理装置とに接続する複数の
ポートを有するマルチポートRAMと、からなる情報処理
装置であって、 前記マルチポートRAMは、 第１の特定アドレスと第２の特定アドレスとを有するメ
モリと、 割り込み回路部と、を有しており、 前記割り込み回路部は、 前記メモリの第１の特定アドレスと、前記メモリの第１
の特定アドレスとは異なる前記メモリの第２の特定アド
レスと、前記メモリの全領域と、に対する書き込み要求
を各々アドレスデコードする前記複数のポートに対応し
て設けられた複数のデコード回路と、 前記デコード回路から出力される前記ポートに対応した
各々のデコード出力を前記第１の特定アドレスによるも
のと、前記第２の特定アドレスによるものと、前記全領
域によるものとに分けて選択する選択回路と、 を備えていることを特徴とする情報処理装置。 - 【請求項２】前記第１の特定アドレスと前記第２の特定
アドレスは、前記メモリの先頭アドレスと最終アドレス
であることを特徴とする請求項１に記載の情報処理装
置。 - 【請求項３】前記選択回路の出力に基づいて設定される
ステータス部を含むレジスタを備えた請求項１に記載の
情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02195925A JP3078000B2 (ja) | 1990-07-24 | 1990-07-24 | 情報処理装置 |
| US07/731,556 US5349564A (en) | 1990-07-24 | 1991-07-17 | Multi-port RAM having means for providing selectable interrupt signals |
| DE4124414A DE4124414C2 (de) | 1990-07-24 | 1991-07-23 | Unterbrechungsanordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02195925A JP3078000B2 (ja) | 1990-07-24 | 1990-07-24 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0482078A JPH0482078A (ja) | 1992-03-16 |
| JP3078000B2 true JP3078000B2 (ja) | 2000-08-21 |
Family
ID=16349264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02195925A Expired - Fee Related JP3078000B2 (ja) | 1990-07-24 | 1990-07-24 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5349564A (ja) |
| JP (1) | JP3078000B2 (ja) |
| DE (1) | DE4124414C2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930005199A (ko) * | 1991-08-30 | 1993-03-23 | 가나이 쓰토무 | 반도체 기억장치 |
| US6212607B1 (en) * | 1997-01-17 | 2001-04-03 | Integrated Device Technology, Inc. | Multi-ported memory architecture using single-ported RAM |
| EP1358561A1 (en) * | 2001-01-31 | 2003-11-05 | International Business Machines Corporation | Method and apparatus for transferring interrupts from a peripheral device to a host computer system |
| US10896140B2 (en) * | 2019-04-19 | 2021-01-19 | International Business Machines Corporation | Controlling operation of multiple computational engines |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4535428A (en) * | 1983-03-10 | 1985-08-13 | International Business Machines Corporation | Multi-port register implementations |
| JPS6134797A (ja) * | 1984-07-26 | 1986-02-19 | Nec Corp | 書き換え可能な半導体記憶装置 |
| JPS61134982A (ja) * | 1984-12-05 | 1986-06-23 | Fujitsu Ltd | メモリ・アクセス回路 |
| JP2587229B2 (ja) * | 1987-03-11 | 1997-03-05 | 日本テキサス・インスツルメンツ株式会社 | アービタ回路 |
| JPH01178193A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体記憶装置 |
| US5001671A (en) * | 1989-06-27 | 1991-03-19 | Vitelic Corporation | Controller for dual ported memory |
-
1990
- 1990-07-24 JP JP02195925A patent/JP3078000B2/ja not_active Expired - Fee Related
-
1991
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