JPS6134797A - 書き換え可能な半導体記憶装置 - Google Patents
書き換え可能な半導体記憶装置Info
- Publication number
- JPS6134797A JPS6134797A JP15610784A JP15610784A JPS6134797A JP S6134797 A JPS6134797 A JP S6134797A JP 15610784 A JP15610784 A JP 15610784A JP 15610784 A JP15610784 A JP 15610784A JP S6134797 A JPS6134797 A JP S6134797A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- signal
- state setting
- condition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は読み出し速度の検査用回路を倫えた−）き換え
可能な半導体記憶装置に関する。
可能な半導体記憶装置に関する。
（従来技術）
マイクロ・プロセッサのプログラム・デパック用に便利
なメモリ・デバイスとして登場した書き換え可能な半導
体記憶装置は、マイクロ・プロセッサの市場拡大と共に
需要が急増している。今日実用される暑き換え可能な半
導体記憶装置は浮遊ゲート全有するＭＯ８絶縁ゲート電
界効果トランジスタと主力とするもので、その集積度は
２にビットから始まシ年率２００％の割合いで急速に大
規模化されつつあり、既に６４にビット製品が実用化段
階を迎え更に２５６にピッ）、ＬＭ（メガ）ビットへと
製品系列の拡大は急ピッチである。このように集積度が
急速に高まると、製品の良否判別全行な５＠査時間の長
大化が問題となる。生産段階で行なわれる製品の良否判
別検査は、記憶素子の一つ一つについて書き込みを行な
い現実に曹き換えができるか否かを確かめることと、読
み出し速度全測定することの２つに大別される。通常。
なメモリ・デバイスとして登場した書き換え可能な半導
体記憶装置は、マイクロ・プロセッサの市場拡大と共に
需要が急増している。今日実用される暑き換え可能な半
導体記憶装置は浮遊ゲート全有するＭＯ８絶縁ゲート電
界効果トランジスタと主力とするもので、その集積度は
２にビットから始まシ年率２００％の割合いで急速に大
規模化されつつあり、既に６４にビット製品が実用化段
階を迎え更に２５６にピッ）、ＬＭ（メガ）ビットへと
製品系列の拡大は急ピッチである。このように集積度が
急速に高まると、製品の良否判別全行な５＠査時間の長
大化が問題となる。生産段階で行なわれる製品の良否判
別検査は、記憶素子の一つ一つについて書き込みを行な
い現実に曹き換えができるか否かを確かめることと、読
み出し速度全測定することの２つに大別される。通常。
この読み出し速度検査は書き換え可能が確認された製品
を対象に特定データを書き込んだうえで行なわれる。し
かしながら、書き込みに要する時間は、−語が８ビット
構成の場合で約５０ミリ秒かかるので、読み出し速度の
良否判定に要する時間も集積度の増大と共に益々長大化
の傾向金示し生産性を低下δせる。しかも特定データに
対する速度検査であるので、何れの記憶素子も１” か
０”かの何れか一つの状態にめる場合のみが観測されて
いるに過ぎない。このように特定データの書き込みによ
る読み出し速度検査には得られる観測データの内容に制
限があり、この制限金超え完全ケ期そうとすれば検査時
間の長大化が問題とされる。すなわち、この速度４’ｉ
Ｉｉ ｆは時間が掛る割シには得ら！しる観測データは
不備であり、完全を期そうとすれば集積度の増大に対応
し切れない欠点を有する。
を対象に特定データを書き込んだうえで行なわれる。し
かしながら、書き込みに要する時間は、−語が８ビット
構成の場合で約５０ミリ秒かかるので、読み出し速度の
良否判定に要する時間も集積度の増大と共に益々長大化
の傾向金示し生産性を低下δせる。しかも特定データに
対する速度検査であるので、何れの記憶素子も１” か
０”かの何れか一つの状態にめる場合のみが観測されて
いるに過ぎない。このように特定データの書き込みによ
る読み出し速度検査には得られる観測データの内容に制
限があり、この制限金超え完全ケ期そうとすれば検査時
間の長大化が問題とされる。すなわち、この速度４’ｉ
Ｉｉ ｆは時間が掛る割シには得ら！しる観測データは
不備であり、完全を期そうとすれば集積度の増大に対応
し切れない欠点を有する。
（発明の目的）
本発明の目的は、上記の情況に鑑み、全ての記憶素子が
異なる２つの記憶状態・ｆとる場合について、迅速にそ
の読み出し速度全測定し得る検査用回路金偏えた書き換
え可能な半導体記憶装置全提供することである。
異なる２つの記憶状態・ｆとる場合について、迅速にそ
の読み出し速度全測定し得る検査用回路金偏えた書き換
え可能な半導体記憶装置全提供することである。
（発明の構成）
本発明の書き換え可能な半導体記憶装置は、書き換え可
能な記憶素子がｍ行ｎ列に配列される記憶平面において
、２つの行選択アドレスに一時的に付加されるそれぞれ
の状態設定用外部信号によって制御され、前記行選択ア
ドレスの一つの１百号を互いに１ビットの位相差金有す
る２つの内部信号に変換する状態設定用内部偏分発生回
路手段と。
能な記憶素子がｍ行ｎ列に配列される記憶平面において
、２つの行選択アドレスに一時的に付加されるそれぞれ
の状態設定用外部信号によって制御され、前記行選択ア
ドレスの一つの１百号を互いに１ビットの位相差金有す
る２つの内部信号に変換する状態設定用内部偏分発生回
路手段と。
一つのデコード機能禁止信号金偏える列選択デコーダと
、前記状態設定用内部信号のそれぞれと一つのデコード
機能禁止信号との論理和回路から成り、前記状態設定用
内部信号のそれぞれに応答して前記列選択デコーダのデ
コード機能を異なる２つのモードで制御する列選択デコ
ーダのデコード機能制御手段を備えることを含んで構成
される。」（発明の効果） 本発明にＪ： ｉｔば、記憶平面上の全ての記憶素子全
消去状態、すなわち内容°°１”の記憶状態としたま−
まで、こｔｚと昇なる記憶状態゛０”に相当する場合の
読み出し速度金併せ等両市に測定することが可能である
。全て（Ｑ記憶素子を消去状態とするには紫外腺全約３
０分ｔｉｉ度照射すれば足シ、ぞれも複敢個よとめてバ
ッヂ処理が可能であるので。
、前記状態設定用内部信号のそれぞれと一つのデコード
機能禁止信号との論理和回路から成り、前記状態設定用
内部信号のそれぞれに応答して前記列選択デコーダのデ
コード機能を異なる２つのモードで制御する列選択デコ
ーダのデコード機能制御手段を備えることを含んで構成
される。」（発明の効果） 本発明にＪ： ｉｔば、記憶平面上の全ての記憶素子全
消去状態、すなわち内容°°１”の記憶状態としたま−
まで、こｔｚと昇なる記憶状態゛０”に相当する場合の
読み出し速度金併せ等両市に測定することが可能である
。全て（Ｑ記憶素子を消去状態とするには紫外腺全約３
０分ｔｉｉ度照射すれば足シ、ぞれも複敢個よとめてバ
ッヂ処理が可能であるので。
従来性なわれていた特定データの書き込みによる所要時
間に比べれば逼るかに短かい検査時間で済む。また記ｆ
ｆｌ内容を変更することなく、全ての記憶素子が異なる
２つの記憶状態をとる場合について、こルら２つの読み
出し速度をそれぞれ迅速に測定し１＜＋るので、従来問
題とされた観測データの不備の欠点は解決され且つ検査
のための所要時間は格段に短縮される。従って益々高集
積化がすすむ半導体記憶装置の検査時間の長大化に充分
対処し、この間シ１！（の困婦性を実質的に解決するこ
とができる。以下図面を参照して本発明の詳細な説明す
る。
間に比べれば逼るかに短かい検査時間で済む。また記ｆ
ｆｌ内容を変更することなく、全ての記憶素子が異なる
２つの記憶状態をとる場合について、こルら２つの読み
出し速度をそれぞれ迅速に測定し１＜＋るので、従来問
題とされた観測データの不備の欠点は解決され且つ検査
のための所要時間は格段に短縮される。従って益々高集
積化がすすむ半導体記憶装置の検査時間の長大化に充分
対処し、この間シ１！（の困婦性を実質的に解決するこ
とができる。以下図面を参照して本発明の詳細な説明す
る。
（実施例の説明）
第１図は本発明を６４■（ビット半導体記憶装置に実施
した場合の一実施例金示″ｊ記憶平面の構成図である。
した場合の一実施例金示″ｊ記憶平面の構成図である。
ここには３２Ｘ２５６個の記憶素子配列の記憶平面が示
されてお）、こ；ｉ’Ｌｉ１個のプロ、りとして−語８
ビットの入力データに対し８個のプロ、りで６４にビッ
ト記憶容量の記憶装置は構成される。ブロックそれぞれ
の記憶平面は更に４個のセクションに分割され、アドレ
スＡ０．Ａ。
されてお）、こ；ｉ’Ｌｉ１個のプロ、りとして−語８
ビットの入力データに対し８個のプロ、りで６４にビッ
ト記憶容量の記憶装置は構成される。ブロックそれぞれ
の記憶平面は更に４個のセクションに分割され、アドレ
スＡ０．Ａ。
によるＹ′デコーダ１からの選択アドレス信号Ｙｏ′（
０，０）〜Ｙｓ’（１、１）によってその一つが選択さ
れる。ここでセクションそれぞれの記憶平面は１付記列
された８個の記憶素子Ｑｏ と列配列された２５６個の
記憶素子Ｑｏ＝Ｑ２ｓｓ とから成る。記憶素子のそ
、ｌｒぞれはその属するセクションが選択された後、ア
ドレスＡ２〜Ａ４によるＸデコーダ２からの行選択アド
レス信号Ｙ６（０，０）〜Ｙ７（１，１ンおよびアドレ
スＡ６〜Ａ４２に−よるＸデコーダ３からの列選択アド
レス信号Ｘ０（ｏ。
０，０）〜Ｙｓ’（１、１）によってその一つが選択さ
れる。ここでセクションそれぞれの記憶平面は１付記列
された８個の記憶素子Ｑｏ と列配列された２５６個の
記憶素子Ｑｏ＝Ｑ２ｓｓ とから成る。記憶素子のそ
、ｌｒぞれはその属するセクションが選択された後、ア
ドレスＡ２〜Ａ４によるＸデコーダ２からの行選択アド
レス信号Ｙ６（０，０）〜Ｙ７（１，１ンおよびアドレ
スＡ６〜Ａ４２に−よるＸデコーダ３からの列選択アド
レス信号Ｘ０（ｏ。
０、・・・・・０）〜Ｘ２５５ （１ｓ １ 、
・・・・・１）の活性化にニジ順次選択され、アドレス
・ドライブ・トランジスタＱｏ’〜Ｑｔ”ｘ：介してデ
ータの書き込みまたｅよ読み出しが行われる。ここでは
−？′４：き込みまたは読み出しのためのｔよ源トラン
ジスタＱ、 書！込φ回路Ｗ几、読み出しセンス・アン
グＳＡ、バイアス回路４などの周辺回路全簡略に示した
。
・・・・・１）の活性化にニジ順次選択され、アドレス
・ドライブ・トランジスタＱｏ’〜Ｑｔ”ｘ：介してデ
ータの書き込みまたｅよ読み出しが行われる。ここでは
−？′４：き込みまたは読み出しのためのｔよ源トラン
ジスタＱ、 書！込φ回路Ｗ几、読み出しセンス・アン
グＳＡ、バイアス回路４などの周辺回路全簡略に示した
。
本実施例では２つの状態設定用外部信号φが上ｉ己２つ
のアドレスＡｏおよびＡＩのアドレス線にそれ−ピれ一
時的なノベル変化を付与する手段によって人力きれる。
のアドレスＡｏおよびＡＩのアドレス線にそれ−ピれ一
時的なノベル変化を付与する手段によって人力きれる。
すなわち、アドレス入力端子にハイ・レベル（Ｖ、、
） ’ｃ強制的Ｖこ付加するか或い−はロー・レベル（
ＶＬ）に落とすかの何れかの手段によって入力される。
） ’ｃ強制的Ｖこ付加するか或い−はロー・レベル（
ＶＬ）に落とすかの何れかの手段によって入力される。
斯くして入力さｎた２つの状態設定用外部・１ｄ号φの
それぞれはＹ′デコーダ１のアドレス入力端子とＸデコ
ーダ３との間に挿入されたデコーダ回路機能制御回路５
に入）。
それぞれはＹ′デコーダ１のアドレス入力端子とＸデコ
ーダ３との間に挿入されたデコーダ回路機能制御回路５
に入）。
ひき続き継続して人力するアドレスＡｏｆｃそれぞれ制
御して互いに１ピツトの位相差を有する２つの状態設定
Ｐｉ部信号φ重およびφ鵞をそれぞれ出力せしめる。例
えばアドレスＡｏに入力された状態設定用外部信号φは
アドレスＡ、と逆相の状態設定用内部１６号φ！全出力
し、またアドレスＡｌに人力された状態設定ノ１ツ外部
侶号φはアドレスＡ。
御して互いに１ピツトの位相差を有する２つの状態設定
Ｐｉ部信号φ重およびφ鵞をそれぞれ出力せしめる。例
えばアドレスＡｏに入力された状態設定用外部信号φは
アドレスＡ、と逆相の状態設定用内部１６号φ！全出力
し、またアドレスＡｌに人力された状態設定ノ１ツ外部
侶号φはアドレスＡ。
と同相の状態設定用内部信号φ２を出力する。
ここでＸデコーダｎ路ＩＪチップ活性化内部信号ＣＥ’
の舌足信号ＣＥ’ でそ（ノブコード様態は禁止
された状態ＶＣある。しかしながら、この禁止状態は上
記２つの状態設定用内部信号φ！およびφ２の入力Ｖこ
より交互に解除さｌ″Ｌる。すなわち上記の内部信号φ
１が入力するとＸデコーダ３ば。
の舌足信号ＣＥ’ でそ（ノブコード様態は禁止
された状態ＶＣある。しかしながら、この禁止状態は上
記２つの状態設定用内部信号φ！およびφ２の入力Ｖこ
より交互に解除さｌ″Ｌる。すなわち上記の内部信号φ
１が入力するとＸデコーダ３ば。
例えはアドレスＡ０のロー・レベル？′０′で禁止が解
除され、ハイ・レベル″１”で何び禁止状態に戻る。同
４；Ａｔこして内部信号φ２が人力すると、アドレスＡ
０のハイ・レベル″１′で禁止が解除され、ロー・レベ
ル゛０”で再び禁止状態に戻される。従って、アドレス
八〇および八１に対−ｊ−る状態設定用外部・１ｇ号φ
の人力時刻音ズラすＣとによって、Ｘデコーダ３はアド
レスＡｏの１ビ、ソト周期でぞのデコーダ機能を交互に
禁止または解除される。すなわち、Ｘデコーダ３は上記
の状態設定内部信号φｉおよびφ２によりそのデコーダ
機能を制御され、記憶集子全列選択する列選択アドレス
信号を活性化したり非活性化したりする。この際１行選
択アドレス信号はそれぞれアドレスＡ０よりも周期の長
いアドレスＡ２〜Ａ４ によって制御されているので、
全ての記憶素子のゲートには行選択されている間高い電
圧（５Ｖ）と低い電圧（ＯＶ）の２通りの読み出し電圧
が相ついで加わる。
除され、ハイ・レベル″１”で何び禁止状態に戻る。同
４；Ａｔこして内部信号φ２が人力すると、アドレスＡ
０のハイ・レベル″１′で禁止が解除され、ロー・レベ
ル゛０”で再び禁止状態に戻される。従って、アドレス
八〇および八１に対−ｊ−る状態設定用外部・１ｇ号φ
の人力時刻音ズラすＣとによって、Ｘデコーダ３はアド
レスＡｏの１ビ、ソト周期でぞのデコーダ機能を交互に
禁止または解除される。すなわち、Ｘデコーダ３は上記
の状態設定内部信号φｉおよびφ２によりそのデコーダ
機能を制御され、記憶集子全列選択する列選択アドレス
信号を活性化したり非活性化したりする。この際１行選
択アドレス信号はそれぞれアドレスＡ０よりも周期の長
いアドレスＡ２〜Ａ４ によって制御されているので、
全ての記憶素子のゲートには行選択されている間高い電
圧（５Ｖ）と低い電圧（ＯＶ）の２通りの読み出し電圧
が相ついで加わる。
ここで記憶素子の全ては予かしめ消去状態に置かれてい
るので、センス・アンプＳＡの出力電流に注目すると、
全ての記憶素子は恰もアドレス線がハイからローに変化
したときと同様に振舞い。
るので、センス・アンプＳＡの出力電流に注目すると、
全ての記憶素子は恰もアドレス線がハイからローに変化
したときと同様に振舞い。
選択されたときに内容”１″をそのまま出力し。
選択されなかったときは内容“０”全保持している状態
（沓き込み状態）と同等の出力電流ケそれぞれ流す。す
なわち、全ての記憶素子を消去状態としたままで、記憶
素子が′″１″から′０”に記憶内容金変えるときの読
み出し速度Ｔ を等ＣＣ 両市に測定することが可能となる。
（沓き込み状態）と同等の出力電流ケそれぞれ流す。す
なわち、全ての記憶素子を消去状態としたままで、記憶
素子が′″１″から′０”に記憶内容金変えるときの読
み出し速度Ｔ を等ＣＣ 両市に測定することが可能となる。
第２図および第３図ｒ／ｉ、それぞれ本発明で用いるデ
コーダ回路機能制御回路の一接続回路例１２１およびタ
イミング・チャート図である。ここではアドレスＡ０お
よびＡ１にそれぞれハイ・レベル（ＶＨ）の状態設定用
外部信号φが入力される場合が示されている。
コーダ回路機能制御回路の一接続回路例１２１およびタ
イミング・チャート図である。ここではアドレスＡ０お
よびＡ１にそれぞれハイ・レベル（ＶＨ）の状態設定用
外部信号φが入力される場合が示されている。
２つのＳ−Ｒフリップ・フロップ回路６および７はパワ
ー・オン・クリア回路８からの駆動パルスＰＣでリセッ
トされ、ＱｏおよびＱｌの各端子出力はハイ・レベルに
ある。またＸデコーダ３はチップ活性化内部信号Ｃｐ／
の否定１百号ＣＥ’によりでのデコード慎能は禁止され
ている。ここで９および１０はそれぞれ否定論理和回路
および否定インバータ回路である。状態設定用外部信号
φはまずアドレスへ〇側に例えば１２Ｖの高レベル（Ｖ
Ｈ）で人力され、高いしきい値電圧を有する入力バッフ
ァ回路１ｉｆｔ介してＳ−Ｒフリ、／プ・フロップ回路
６をセットしＱｏ端子出力をハイからローに変化せしめ
る。このとき一方のＳ−Ｒフリ、プ・７０ツブ回路７の
状態はそのままであるから、 ；ｊ；ｊ常のしきい値電
圧を有する入力バッファ回路１２２通って継絃的に入力
するアドレスＡｏは、否定論理和回路１３．否定インバ
ータ回路１４゜否定論理和回路１５および１６．否定イ
ンバータ回路１７を一亡、τそれ介して逆相信号に変換
され。
ー・オン・クリア回路８からの駆動パルスＰＣでリセッ
トされ、ＱｏおよびＱｌの各端子出力はハイ・レベルに
ある。またＸデコーダ３はチップ活性化内部信号Ｃｐ／
の否定１百号ＣＥ’によりでのデコード慎能は禁止され
ている。ここで９および１０はそれぞれ否定論理和回路
および否定インバータ回路である。状態設定用外部信号
φはまずアドレスへ〇側に例えば１２Ｖの高レベル（Ｖ
Ｈ）で人力され、高いしきい値電圧を有する入力バッフ
ァ回路１ｉｆｔ介してＳ−Ｒフリ、／プ・フロップ回路
６をセットしＱｏ端子出力をハイからローに変化せしめ
る。このとき一方のＳ−Ｒフリ、プ・７０ツブ回路７の
状態はそのままであるから、 ；ｊ；ｊ常のしきい値電
圧を有する入力バッファ回路１２２通って継絃的に入力
するアドレスＡｏは、否定論理和回路１３．否定インバ
ータ回路１４゜否定論理和回路１５および１６．否定イ
ンバータ回路１７を一亡、τそれ介して逆相信号に変換
され。
状態設定用内部信号φ１として否定論理和回路９の一人
力となる。従ってアドレスＡ。のロー・レベル″０″で
Ｘデコーダ回路３のデコード機能の禁止に解除し、また
ハイ・レベル“１”で再び禁止状態に戻す「モードＡ」
の制御状態が得られる。
力となる。従ってアドレスＡ。のロー・レベル″０″で
Ｘデコーダ回路３のデコード機能の禁止に解除し、また
ハイ・レベル“１”で再び禁止状態に戻す「モードＡ」
の制御状態が得られる。
同様なことがアドレスＡｌに状態設定用外部信号φを例
加した場合にも行われる。この基金に峰高いしきい！ｔ
ｉｌｔ ′ル圧を有するんカバッコア回路１８を介して
Ｓ−Ｒフリップ・フロップ回路７のＱｔ 端子出力がハ
イからローに変化せしめられる。従って通常のしきい値
電圧を有する入力バラフッ回路１２全通力継続的に人力
するアドレスＡｏの否定インバータ回路９への入力レベ
ル位相は前述の場合とは逆相のものとなる。すなわち状
態設定用内部信号φ、が否定論理和回路９の一人力とし
て加わり「モードＢ」の制御状態ヲ得る。
加した場合にも行われる。この基金に峰高いしきい！ｔ
ｉｌｔ ′ル圧を有するんカバッコア回路１８を介して
Ｓ−Ｒフリップ・フロップ回路７のＱｔ 端子出力がハ
イからローに変化せしめられる。従って通常のしきい値
電圧を有する入力バラフッ回路１２全通力継続的に人力
するアドレスＡｏの否定インバータ回路９への入力レベ
ル位相は前述の場合とは逆相のものとなる。すなわち状
態設定用内部信号φ、が否定論理和回路９の一人力とし
て加わり「モードＢ」の制御状態ヲ得る。
この２つの制御モードは記憶素子が未だ行選択されてい
る間に行なわれるので、記憶内容が′１”から０″へ、
または０″から”１”へと変化する際の読み出し速度全
出力電流波形から測定することが可能である。
る間に行なわれるので、記憶内容が′１”から０″へ、
または０″から”１”へと変化する際の読み出し速度全
出力電流波形から測定することが可能である。
以上詳細に説明したように、本発明によれば記憶素子全
全て消去状態に置いたままで、全ての記憶内容パターン
についての読み出し速度全測定し得る書き換え可能な半
導体記憶装置を得ることができるので、検査時間が益々
長大化する傾向に充分対処し得る顕著な効果を有する。
全て消去状態に置いたままで、全ての記憶内容パターン
についての読み出し速度全測定し得る書き換え可能な半
導体記憶装置を得ることができるので、検査時間が益々
長大化する傾向に充分対処し得る顕著な効果を有する。
第１図は本発明全６４にビット半導体記憶装置に実施し
た場合の一実施例を示す記憶平面の構成図、第２図およ
び第３図は、それぞれ本発明で用いるデコーダ回路機能
制御回路の一接続回路側図およびタイミング・チャート
図である。 Ａ ６ ’＝ Ａ １２・・・・・・アドレス、１・・
・・・・Ｙ′デコーダ。 ２・・・−Ｘデコーダ、３・・・・・・Ｘデコーダ、４
・・・・・バ・ｆアス回路、；）・・・・・デコーダ回
路機能制御回路、６．７・・・・Ｓ １もフリラグ・
７０ッグ回路、８・・・・・パワー・オン・クリア回路
、９，１３，１５゜１６・・・・否定論理和回路、１１
．１８・・・・・富いしさい値ｉＪ！ ｆＥ ｆ ’Ｍ
する入力バッファ回路、１２・・・・・・通常のしきい
値′屯圧全有する入力バッファ回路。 １０．１４．１７・・・・否定インバータ回路、Ｐ ・
・・・パワー・オン・クリア回路出力１５号、φ・・・
・状態設定用外部１６号、φ１．φ２ ・・状態設定用
内部信号、Ｘｉ・・・・・列選択アドレス信号、Ｑｏ・
・・センス・７ンプＳＡの出力電流波形、Ｔ ・・・
・読ＣＣ み出し時間。 草 ２ 図 多 ３ 回
た場合の一実施例を示す記憶平面の構成図、第２図およ
び第３図は、それぞれ本発明で用いるデコーダ回路機能
制御回路の一接続回路側図およびタイミング・チャート
図である。 Ａ ６ ’＝ Ａ １２・・・・・・アドレス、１・・
・・・・Ｙ′デコーダ。 ２・・・−Ｘデコーダ、３・・・・・・Ｘデコーダ、４
・・・・・バ・ｆアス回路、；）・・・・・デコーダ回
路機能制御回路、６．７・・・・Ｓ １もフリラグ・
７０ッグ回路、８・・・・・パワー・オン・クリア回路
、９，１３，１５゜１６・・・・否定論理和回路、１１
．１８・・・・・富いしさい値ｉＪ！ ｆＥ ｆ ’Ｍ
する入力バッファ回路、１２・・・・・・通常のしきい
値′屯圧全有する入力バッファ回路。 １０．１４．１７・・・・否定インバータ回路、Ｐ ・
・・・パワー・オン・クリア回路出力１５号、φ・・・
・状態設定用外部１６号、φ１．φ２ ・・状態設定用
内部信号、Ｘｉ・・・・・列選択アドレス信号、Ｑｏ・
・・センス・７ンプＳＡの出力電流波形、Ｔ ・・・
・読ＣＣ み出し時間。 草 ２ 図 多 ３ 回
Claims (1)
- 書き換え可能な記憶素子がｍ行ｎ列に配列される記憶
平面において、２つの行選択アドレスに一時的に付加さ
れるそれぞれの状態設定用外部信号によって制御され、
前記行選択アドレスの一つの信号を互いに１ビットの位
相差を有する２つの内部信号に変換する状態設定用内部
信号発生回路手段と、一つのデコード機能禁止信号を備
える列選択デコーダと、前記状態設定用内部信号のそれ
ぞれと一つのデコード機能禁止信号との論理和回路から
成り、前記状態設定用内部信号のそれぞれに応答して前
記列選択デコーダのデコード機能を異なる２つのモード
で制御する列選択デコーダのデコード機能制御手段を備
えることを特徴とする書き換え可能な半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15610784A JPS6134797A (ja) | 1984-07-26 | 1984-07-26 | 書き換え可能な半導体記憶装置 |
| US06/758,953 US4758991A (en) | 1984-07-26 | 1985-07-25 | Rewritable semiconductor memory device having a decoding inhibit function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15610784A JPS6134797A (ja) | 1984-07-26 | 1984-07-26 | 書き換え可能な半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6134797A true JPS6134797A (ja) | 1986-02-19 |
Family
ID=15620460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15610784A Pending JPS6134797A (ja) | 1984-07-26 | 1984-07-26 | 書き換え可能な半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4758991A (ja) |
| JP (1) | JPS6134797A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2587229B2 (ja) * | 1987-03-11 | 1997-03-05 | 日本テキサス・インスツルメンツ株式会社 | アービタ回路 |
| US6545913B2 (en) | 1987-06-29 | 2003-04-08 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
| US5448517A (en) * | 1987-06-29 | 1995-09-05 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
| JP3078000B2 (ja) * | 1990-07-24 | 2000-08-21 | 三菱電機株式会社 | 情報処理装置 |
| US5388072A (en) * | 1992-04-10 | 1995-02-07 | International Business Machines Corporation | Bit line switch array for electronic computer memory |
| US5655705A (en) * | 1996-02-07 | 1997-08-12 | The Mead Corporation | Multi-ply handle for wrap-around carton |
| US6445640B1 (en) * | 2001-03-23 | 2002-09-03 | Sun Microsystems, Inc. | Method and apparatus for invalidating memory array write operations |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE54406B1 (en) * | 1980-12-23 | 1989-09-27 | Fujitsu Ltd | Electrically programmable non-colatile semiconductor memory device |
| US4419747A (en) * | 1981-09-14 | 1983-12-06 | Seeq Technology, Inc. | Method and device for providing process and test information in semiconductors |
| US4549101A (en) * | 1983-12-01 | 1985-10-22 | Motorola, Inc. | Circuit for generating test equalization pulse |
-
1984
- 1984-07-26 JP JP15610784A patent/JPS6134797A/ja active Pending
-
1985
- 1985-07-25 US US06/758,953 patent/US4758991A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4758991A (en) | 1988-07-19 |
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