JPS5942396B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ装置、特にほとんどスタティック
メモリ装置として機能するダイナミックメモリ装置に関
するものである。

現在最も広く用いられている半導体メモリ装置は１９７
６年２月２４日にＫｕｏおよびＫｉｔａｇａｗａに交付
されＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓに譲渡された米
国特許第３、９４０、７４７号に記述されているような
単一トランジスタダイナミックメモリセルである。

これらのダイナミックメモリ装置をより高密度化したも
のは１９７６年５月１３日付の「 Ｅｌｅｃｔｒｏｎｉ
ｃｓ」 第８１〜８６頁およびＬｉｏｎｅｌＷｈｌｔｅ
および米国特許第４１１０７７６号、に示されている。
これらの高密度装置は単一トランジスタダイナミックメ
モリセルに用いている。単一トランジスタダイナミック
メモリセルは非常に小型でまたそれ故コストが低いとい
う利点を有するが外部リフレッシュ装置を必要とすると
いう欠点を有する。アレイのセルの各々の列は蓄積され
た電圧がメモリセルのコンデンサから漏洩するのでデー
タを再記憶するために周期的にアドレスしなければなら
ない。リフレッシュは時間およびシステムのハードウェ
アの負担を賦課する。通常リフレッシュは全ての列をリ
フレッシュするために連続的なアクセスサイクルを用い
るバーストリフレツシユモードかまたは全リフレッシュ
周期に渡つてリフレッシュサイクルを分配する分配リフ
レッシュモード（ｄｉｓｔｒｉｂｕｔｅｄｒｅｆｒ一ｅ
ｓｈｍｏｄｅ）によつてダイナミックランダムアクセス
メモリの１つの列のｌビットを連続的にアクセスするこ
とにより遂行される。どちらの場合においてもメモリシ
ステムはリフレツシユアドレスのためのカウンタ（例え
ば８ビツトの長さで２５６列）リフレツシユを可能にす
るためのシステム割り込み機構、およびバーストモード
または分配モードのいずれかを用いる場合にいつリフレ
ツシユを行なうべきかを指示するタイマを必要とずる。
大規模なメモリシステムにおいてはリフレツシユ制御を
提供する回路全体がシステムのコストにしめる割合は小
さいので中規模から大規模メモリシステムにおいてダイ
ナミツクランダムアクセスメモリが広く用いられている
。しかしながら普通小さいミニコンピユータおよびマイ
クロプロセツサに組み合わせる型の小メモリシステムに
おいてはリフレツシユ制御回路はシステムのコストの大
きな部分をしめるのでダイナミツクランダムアクセスメ
モリの代用にスタテイツクランダムアクセスメモリがも
つともひんばんに用いられる。例えばシングルボードマ
イクロコンピユータはリフレツシユ制御のためにボード
スペースの３分の１を必要とする。代表的なスタテイツ
クランダムアクセスメモリセルは６個のトランジスタま
たは４個のトランジスタと２個のポリシリコン抵抗器を
必要とするのでセルの大きさはダイナミツクランダムア
クセスメモリに用いる１個のトランジスタと１個のコン
デンサよりずつと大きい。

全てＴｅｘａｓｌｎｓｔｒｕ−ｍｅｎｔｓに譲渡されて
いる米国特許第４１１０７７６号、１９７７年５月３１
日出願の米国特許出願第６０１６９９号において領域が
縮小されたスタテイツクセルが示されている。全てＴｅ
ｘａｓＩｎｓｔーｒｕｍｅｕｔｓに譲渡されている１９
７８年６月２２日にＪｏｓｅｐｈＨ．Ｒａｙｍｏｎｄ．
Ｊｒに交付された米国特許第３９５５１８１号、Ｄａｖ
ｉｄＪ．ＭｃＥｌ−ｒｏｙに交付された米国特許第４０
９２７３５号、Ｒａｏ等に交付された米国特許第４０７
０６５３号、およびＲａｏ．ＲｏｇｅｒｓおよびＭｃＥ
１ｒｏｙに交付された米国特許第４０７０６５３号にお
いて様々な型の「自已リフレツシング」セルが示されて
いる。これらの自己リフレ゛ンシユセノレはセノレをア
ドレスすることなくリフレツシユを遂行することにおい
て明らかにスタテイツク動作を提供する。それでもなお
セルの大きさと１ビツトあたりのコストはダイナミツク
ランダムアクセスメモリのそれには達していない。本発
明の主な目的は半導体集積回路から成るより良いメモリ
システムおよび装置を提供することである。

もう１つの目的はより良い「スタテイツ夕」型ＭＯＳメ
モリ装置、特にセルの大きさが小冫さくまた精巧なリフ
レツシユ入力を必要としないメモリ装置を提供すること
である。さらに他の目的は半導体集積回路における小領
域擬似スタテイツクメモリ素子、特にほとんど全てのリ
フレツシユオーバーヘツドが同じチツプ上に組み込まれ
たダイナミツクセルアレイを使用するメモリ装置を提供
することである。本発明の１つの実施例によれぱ、標準
型のダイナミツクランダムアクセスメモリチツプ上のア
ドレスマルチプレクス回路およびリフレツシユアドレス
カウンタを含むメモリ装置が提供される。

必要な唯一の外部信号はオンチツプリフレツシユがカウ
ンタにより定められる列をアクセスしまた計数器をイン
クリメントするようにさせるリフレツシユコマンドであ
る。システム制御回路は大部分除去されるのでダイナミ
ツクランダムアクセスメモリは小さなメチリシステムに
対して採算の合うものになる。本発明を適用することの
できるメモリ装置を第１図に示す。

本発明の概念は例えば約０．３Ｃｒｌｔ（約１／２０平
方インチ）のｌつのシリコンチツプ上に６５５３６個ま
たは２６１８２４個のセルを含む非常に高密度のメモリ
装置において特に有効である。この型の装置は共にＴｅ
ｘａｓＩｎｓｔｒｕｍｅーｎｔｓに譲渡されている、Ｃ
−Ｋ Ｋｕｏによる１９７６年１月１２日出願の米国特
許出願第６４８５９４号または１９７６年９月１３日出
願の米国特許出願第７２２８４１号において記述されて
いるＮチヤンネルシリコンゲートセルフアラインドＭＯ
Ｓプロセスによつて作ることができる。この実施例にお
いて装置は一般に２５６列および２５６行に分割される
６５５３６個のメモリセルのアレイ１０から成り、各々
のセルは前記米国特許出願第６４８５９４号、または米
国特許出願第７２２８４１号において示されている型の
いわゆる単一トランジスタセルである。列デコーダ１１
は８ビツト列アドレスラツチ１２に含まれる列アドレス
すなわちＸアドレスにより定められる２５０列のうちの
１列を選択し、また行デコーダ１３は８ビツトコラムア
ドレスラツチ１４に含まれる行アドレスすなわちＹアド
レスにより定められる２５６行のうちの１行を選択する
。正規の動作では、これらのアドレスは８｛固のアドレ
スライン１５によつてタイムシュアベースでそのチツプ
へ加えられ、一方リフレツシユでは列アドレスは内部で
生成される。繁即ち列アドレスストローブ入力１６（第
２図Ａに見られる）がロジツク「０」即ちゼロボルトで
ある時、列アドレスバツフア１２はΦ２において正規な
動作の場合ライン１５からＡＯ乃至Ａ７の列アドレスを
受けとることができる。リフレツシユ動作の間に列アド
レスラツチは後に説明するリフレツシユアドレスを受け
る。ＣＡＳ即ち行アドレスストローブ入力１７（第２図
Ｂに見られる）はロジツク［０」即ちゼロボルトである
時行アドレスバツフア１４はライン１５から行アドレス
（ビツトＡ８乃至Ａｌ５）を受けとることができる。列
および行アドレスは第２図Ｃに示されている時間中ピン
１５上で有効でなければならない。６５５３６個のセル
の１つのビツトを一義的に定めるためには１６個のアド
レスビツトが必要である。

（２１６＝６５５３６）入力／出力制御回路１８は行デ
コーダ１３を経てアレイ１０に接続することができまた
様々な内部で生成される刻時および論理電圧の制御のも
とにあると同様に読み取り／書き出しＲ八入力２１の制
御のもとでデータ入力ピン１９からデータを行ラインに
送つたり行ライン上のデータを検出してそれをデータ出
力ピン２０に送つたりするように機能する。あるいは分
離した入力および出力ポート１９および２０の代わりに
単一の２方向１／Ｏポートを用いることもできる。本装
置はピン２２への供給電圧を必要とし、これらは普通接
地またはＶｓｓと同様に＋５Ｖ０Ｖｄｄ供給電圧を含む
。もちろんある回路は１つよりむしろ２つまたは３つの
供給電圧で機能するように設計されている。デコーダ１
１は通常の設計であつて、１組の２５６個のセンス増幅
器の左の１２８列のライン２３の１つまたは前記増幅器
の右の１２８列のライン２４の１つを選択するように機
能する。選択された列ラインは第２図ＥにおいてΦ２に
続いて「高」になつて論理「１」となり残りの２５５列
は「低」にととまる。Ａ７すなわち列アドレスのＭＳＢ
は右側または左側を選択しまた選択されｌこメモリセル
からライン２９または３０を経てセンス増幅器の反対側
の１列のダミーセル２６または２７の活性化を決定する
。各々の行ラインの中心に位置するセンス増幅器２５は
普通上述の米国特許第３９４０７４７号、第４０５００
６１号、第４０８１７０１号に詳細に記されているよう
な双安定回路である。本発明によれば列デコーダ１１は
その入力３１において入力端子１５からの正規アドレス
かまたはリフレツシユアドレスを受ける。

この選択は８個のマルチプレクスゲート３２によつてな
される。これらのゲート３２の各々はゲートがリフレツ
シユアドレスビツトＱをデコーダ１１に加えるようにさ
せるリフレツシユタロツクΦＲｆ２に応答する。クロツ
クΦＲｆ２が存在しない時入力１５からの正規アドレス
は８個のマルチプレクスゲートを通過してデコーダ１１
へ向かう。２５６個の可能な列アドレスを通して連続す
る８ビツトのアドレスを１回に１つずつライン３４上に
発生する順序形カウンタ３３により、リフレツシユアド
レスが発生される。

順序形カウンタ内のアドレスはＲＦ信号がチツプ入力ピ
ン３５上に現れるたびに変化する。制御回路３６はリフ
レツシユ信号ＲＦおよびピン１６からの可能化（エネー
ブル）信号正？を受信して他の制御と同様にΦＲｆ２ク
ロツクを作成するＯ各々の列がメモリ装置の数ミリセコ
ンドの最大リフレツシユ時間内にアドレスされるように
列は１つずつある順序でアドレスされねばならない。

行アドレスは必要ない。もしあつても余分である。各々
の入カクロツクについて計数を１つ進める様様な形のカ
ウントを用いることができる。アドレスシーケンスはア
ドレスを繰り返さない限り順序だてて進める必要はない
。従つて米国特許第４０７４３５５号に見られるような
擬似ランダムシフトカウンタを用いることができる。規
則的に数の順序で進むカウンタＱ月例が第３図に示され
ている。このカウンタは一連の８個の二進加算器または
カウンタ段４０において生成されたリフレツシユアドレ
スをホールドする８個のラツチ３８（刻時されたＤ型フ
リツプフロツプ）を含んでいる。各々の加算器段はクロ
ツクΦ，Ｆ２がクロツタ入力４２に存在する時二進の入
力４３および４４に応答して出力４１に１または０を発
生する。各各の入力４３は各対応のラツチ３６の出力３
４に接続し、また各々の入力４４は前述のカウンタ段４
０からのけた上げ出力４５を受けるために接続さわてい
る。第１のカウンタ段４０はその入力４４は論理「ｌ」
に接続しているので常にけた上げ人力を有する。ラツチ
３８はクロツクＣが存在する時のみ変化することができ
る。このクロツクは制御回路３８内で生成さイ゛ｊまた
ｌサイタルの終わりにリフレツシユ信号ＲＦが生じまた
通常のチツプクロツクΦが「ｌ］になつた時に生ずる。
それからラツチ３８はライン４１上のアドレスを受けも
う１つのリフレツシユ信号の後までこの状態にとどまる
。Φ，Ｆ２が「高」になるとカウンタ段４０はＣが生ず
る前に次の計数へ移動（リプル）する。リフレツシユ信
号ＲＦが生ずる時ライン３４およびマルチプレタサ３２
を経てデコーダ１１に送られたアドレスはそれに先立つ
リフレツシユ信号においてカウンタ段４０内に生成され
たものでありΦが「高」になつた後ラツチ３８に記憶さ
れる。第４図を参照すると制御回路３８が詳細に示され
ている。

センス増幅器２５およびメモリ装置の他の点において用
いられているΦ１およびΦ２クロツクはわずかな遅延を
導入するインバータ４６およびさらに遅延を導入する論
理ゲート４７によつてライン１６のＲＡＳ信号から生成
される。Φ２信号は第２図Ｅに見られる。ライン３５に
ＲＦ信号が存在する時、インバータ４９によつて抑止信
号Φ，Ｆ，がライン４８上に生成される。これは復旧信
号ΦＲｆ２がライン５０上に遅延回路５１の出力におい
て生ずるまで論理ゲート４７がΦ２を作成するのを抑止
する。従つてΦ２はΦ，Ｆ２がライン３１からの｝ｊフ
レツシユアドレスにおいてマルチプレクサをゲートさせ
るようにトリガした直後まで生じない。信号ΦＲｆ２も
またリフレツシユタロツクＣを作成するためにΦと共に
ゲート５２へ送られる。上述の実施例において非同期式
リプルスルー加算器をカウンタ段４０を用いて記述した
。

代わりに同期加算器またはキヤリールツクアヘツドのあ
る加算器を用いることもできる。しかしながら同期式加
算器は刻時信号を提供するためのオンチツプマルチパイ
プレータを必要とするかまたは次のリフレツシユアドレ
スが生成される以前に多重メモリサイクルが生じること
を必要とする。キヤリールツクアヘツドによる方法はか
なりの付加的な回路および接続ラインを必要とする。本
発明は特定の実施例について記述してきたがこの記述は
限定的な意味に解釈されることを望むものではない。

本発明の他の実施例と同様に、開示された実施例の様々
な変更が可能であることは本発明の記述を参照すれば当
業者には明らかとなろう。それ故添付の特許請求の範囲
は本発明の真の範囲内に属するいかなる変更および実施
例をも包含するものである。

【図面の簡単な説明】

第１図は本発明のオンチツプリフレツシユを含むメモリ
装置のプロツク線図、第２図は第１図のシステムにおい
て現れる電気信号波形即ち信号の電圧対時間のグラフ表
示、第３図は第１図のシステムのリフレツシユアドレス
カウンタの詳細なプロツタ線図、第４図は第１図のシス
テムの制御回路の詳細なプロツク線図である。 参照番号の説明、１０・・・・・・セルのアレイ、１５
・・・・・・アドレスライン、１６・・・・・・列アド
レスストローブ人力、１９・・・・・・入力ピン、２０
・・・・・・出力ピン、２１・・・・・・読み取り／書
き出し入力、２２・・・・・・ピン、２３，２４・・・
・・・選択された列、３８・・・・・・ラツチ、４０・
・・・・・カウンタ段、４２・・・・・・刻時入力、４
３，４４：２つの入力、４５・・・・・・けた上げ出力
、４６・・・・・・インバータ、４７・・・・・・論理
ゲート、４９・・・・・・インバータ、５１・・・・・
・遅延回路、５２・・・・・・ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 単一の半導体基板にメモリセルの配列が集積され、
   前記半導体基板の外部から印加される外部アドレス情報
   に基づき前記メモリセルにアクセスし、書込みあるいは
   読出し可能な半導体メモリ装置において、前記半導体基
   板に、書込みあるいは読出しと無関係に内部アドレス情
   報を出力可能なリフレッシュ・アドレス・カウンタと、
   該リフレッシュ・アドレス・カウンタの内部アドレス情
   報を増加させる手段と、外部アドレスあるいは内部アド
   レス情報を選択的に受け、前記メモリセルをアクセス可
   能にするアドレス手段とをさらに集積したことを特徴と
   する半導体メモリ装置。 ２ 前記リフレッシュ・アドレス・カウンタは、前記半
   導体基板外に設けられた手段からリフレッシュ命令信号
   が印加されると内部アドレス情報を増加し、前記半導体
   基板外の手段は、前記アドレス手段に内部アドレス情報
   を受けさせるようにしたことを特徴とする特許請求の範
   囲第１項記載の半導体メモリ装置。