JPS63140490A - ダイナミツクｒａｍ - Google Patents

ダイナミツクｒａｍ

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JPS63140490A
JPS63140490A JP61288255A JP28825586A JPS63140490A JP S63140490 A JPS63140490 A JP S63140490A JP 61288255 A JP61288255 A JP 61288255A JP 28825586 A JP28825586 A JP 28825586A JP S63140490 A JPS63140490 A JP S63140490A
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JP
Japan
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address
refresh
dynamic ram
write
read
Prior art date
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Pending
Application number
JP61288255A
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English (en)
Inventor
Yukichi Murakami
村上　祐吉
Keiichi Miyata
宮田　慶一
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Sharp Corp
Original Assignee
Sharp Corp
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Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Publication of JPS63140490A publication Critical patent/JPS63140490A/ja
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はダイナミックＲＡＭに関するものである０ 〈従来の技術、発明が解決しようとする問題点〉一般に
ダイナミックＲＡＭはリフレッシュが必要である。すな
わち、ダイナミックＲＡＭでは記憶情報を電荷の形でメ
モリセルに保持しているので、そのままでは蓄えられた
電荷はリーク電流等により減少する。そのため、電荷を
増幅し、再びメモリセルに書き込む作業を一定期間内に
全メモリセルに対して周期的に行う必要がある。この作
業をリフレッシュと言い、ＲＡＳオンリー・リフの２方
式が一般的である。
ＲＡＳオンリー・リフレッシュ方式では、リフレッシュ
するべき行アドレスを指定し、ＲＡＳ人カタカクロック
常通り入力し、ＣＡＳ入カクロンクツクＨ＃に保持する
。この時のタイミングチャートを第２図に示す。また、
ＲＡＳオンリー・リフレッシュ時のシステム構成を第３
図に示す。この方式ではリフレッシュアドレスを指定す
るためにダイナミックＲＡＭ７の外部にリフレッシュ用
アドレスカウンタ４が必要であり、システムの内でダイ
ナミックＲＡＭ７の制御に必要な部分は第３図のように
複雑になる。すなわち、リード・ライト／リフレッシュ
判定回路３、クロック発生回路２、アドレス中マルチプ
レクサ５、アドレス・マルチプレクサ■６およびリフレ
ッシュ用アドレスカウンタ４より構成される０リード・
ライト／リフレッシュ判定回路３はＣＰＵＩからのアド
レス等の信号により、ＣＰＵＩがダイナミックＲＡＭ７
をアクセスしているか否かを判定する。同判定回路３は
アドレス・マルチプレクサＩ５を制御して、ＣＰＵＩが
ダイナミックＲＡＭ７をアクセスしている場合にはＣＰ
ＵＩからのアドレスを選択し、それ以外の場合にはリフ
レッシュ用アドレスカウンタ４のアドレスを選択する０
また、リフレッシュ用アドレスカウンタ４のインクリメ
ント等の制御も行う。クロック発生回路２はダイナミッ
クを発生する。アドレス・マルチプレクサロ６は行アド
レスと列アドレスを時分割して入力するために用いる。
では、リフレッシュするべき行アドレスの外部指定が不
要であるが、リフレッシュ時に第４図のタイミングの入
力が必要である０この方式でＨ＋Ｊフレッシュ用アドア
ドレスカウンタイナミックＲＡＭに内蔵しているため外
部にアドレスカウンタが不要である。ＣＡＳビフォアＲ
ＡＳリフレンシュ時のシステム構成を第５図に示す。第
３図に比べてリフレッシュ用アドレスカウンタ１７とア
ドレス・マルチプレクサ１１８がダイナミックＲＡＭ１
５に内蔵されており、外部のシステムが簡単になってい
る。ただし、ＣＰＵＩＩがダイナミックＲＡＭ１５をア
クセスしていない場合には第４図のＣＡＳビフォアＲＡ
Ｓの夕・ｆミンクをダイナミックＲＡ　Ｍ２Ｓの外部で
作る必要があり、その分だけクロック発生回路１２の構
成が複雑になる。また、リード・ライト／リフレッシュ
判定回路１３がダイナミックＲＡＭ１５の外部に必要で
ある。さらに、ダイナミンクＲＡＭＩ　５の内部にも、
第４図のタイミングが入力されたときにリフレッシュで
あることを判定するために、リード・ライト／リフレッ
シュ判定回路１６が必要である。なお、アドレス・マル
チプレクサＩＩ　１４１”ｔ、第３図と同様、行アドレ
スと列アドレスを時分割して入力するために用いられて
いるものである。
本発明の目的は、ダイナミックＲＡＭを制御するために
必要な部分をダイナミックＲＡＭに内蔵し、全体として
システムを簡単にすることである。
く問題点を解決するための手段〉 外部システムから供給されるアドレス信号により、外部
システムによるアクセス時か否かを判定する論理回路（
リード・ライト／リフレッシュ判定回路）、リフレッシ
ュ用アドレスカウンタ及び上記リード・ライト／リフレ
ッシュ判定回路の出力により、外部システムによるアク
セス時には外部のアドレスを選択出力し、それ以外の時
には上記リフレッシュ用アドレスカウンタのアドレスを
選択出力するアドレス・マルチプレクサをダイナミック
ＲＡＭに内蔵させる。
く作　用〉 上記リード・ライト／リフレッシュ判定回路は、外部か
ら供給されるアドレス入力により、システムがダイナミ
ックＲＡＭをアクセスしているか否かを判定するため、
ＣＡＳビフォアＲＡＳ等の複雑なタイミング制御が不必
要であり、クロック発生回路の構成が複雑化することが
ない。また、外部にリード、ライト／リフレッシュ判定
回路が不要である。
〈実施例〉 本発明のダイナミックＲＡ　Ｍを用いた場合のシステム
構成を第１図に示す。
図に於いて、２１はＣＰＵ、２２はクロック発生回路、
２３は行アドレスと列アドレスを時分割して入力するた
めのアドレス・マルチプレクサＩ、２４はダイナミック
ＲＡＭ、２５は外部よりのアドレス入力により、ＣＰＵ
２１がダイナミックＲＡＭ２４をアクセスしているか否
かを判定するリード・ライト／リフレッシュ判定回路、
２６はリフレッシュ用アドレスカウンタ、２７はリード
・ライト／リフレッシュ判定回路２５よりの判定出力に
よって制御され、アクセス時は外部より入力される行ア
ドレス及び列アドレスを、それぞれ行アドレスバッファ
２８及び列アドレスバッファ２９に入力し、リフレッシ
ュ時はリフレ・ノシュ用アドレスカウンタ２６のアドレ
スを行アドレスバッファ２８に入力するためのアドレス
・マルチプレクサ■、３０は行アドレスデコーダ、３１
は列アドレスデコーダ、３２はメモリセル・アレイであ
る。
メモリセル・アレイの構成図を第６図に示す。
図に於いて、３２１はメモリセル、３２２はダミーセル
、３２：ｌｊセンスアン７’、３２４はデータ入出カラ
インである。３２５はダミーセルのディスチャージ用ト
ランジスタであり、このトランジスタによりプリチャー
ジ期間に■点をＧＮＤレベルにする。
ＣＰＵ　２１が２進１６桁のアドレス空間を有する場合
を想定する。すなわち、アドレスｎＡｏ〜Ａｓｓである
。Ａｏ　を最下位アドレス、Ａ１５を最上位アドレスと
する。簡単のために、アドレスを１６進で表わすと、ア
ドレス空間は００００〜ＦＦＦＦとなる。ここで、ＣＰ
Ｕ２１がダイナミックＲＡ　Ｍｇ２に印１り当てている
アドレスを６０００〜ＤＦＦＦとする。すなわち、ＣＰ
、Ｕ２１はアドレス６０００〜ＤＦＦＦでダイナミック
ＲＡＭ２４に読み書きを行い°、それ以外のアドレス０
０００〜５ＦＦＦ。
ＥＯＯＯ〜ＦＦＦＦでプログラムＲＯＭ等のアクセス及
びダイナミックＲＡＭ２４のリフレッシュを行う場合を
仮定する０この場合、リード・ライトかりフレッシュか
は上位アドレス３桁Ａ　１３１Ａ１４１ＡＩ５のみによ
って下記第１表のように決定される。
第１表 したがって、上位アドレス３桁Ａ１３１　Ａ１４１　Ａ
ＬＳを入力として、第７図のリード・ライト／リフレッ
シュ判定回路をダイナミックＲＡＭに内蔵すれば、外部
にリード・ライト／リフレッシュ判定回路が不要になる
。第７図に於いて、アドレス６０００〜ＤＦＦＦではＲ
ＦＳＨ出力がｌＨ＃になる（ＲＦＳＨ出力はＬ”になる
）。上記以外のアドレスではＲＦＳＨ出力が“Ｈ”にな
る（ＲＦＳＨ出力ばＬ“になる）０ リフレッシュ用アドレスカウンタの一例ヲ第８図ンζ、
アドレス・マルチプレクサＩの例を第９図に示す。リフ
レッシュ用アドレスカウンタＨＤフリップフロップ、Ｒ
Ｓフリップフロップ及びＪＫフリップフロップ等を用い
て構成したものであり、ＡＲｏ。〜ＡＲ０ｎがカウンタ
出力となる。また、このときのタイミングチャートを第
１０図に示す。
リード・ライト／リフレッシュ判定回路の出力ＲＦＳＨ
，ＲＦＳＨにより、アドレス・マルチプレクサ■を制御
して、外部アドレスＡｉ（ｉ＝ｏ〜ｎ）、！：Ｉ’［ｌ
ＪフレッシュアドレスＡＲ０ｉ（ｉ＝０〜ｎ）とを選択
している。
なお、アドレス・マルチプレクサｎの構成例及びタイミ
ングチャートを第１１図に示す。図に於いて、ＡＥ、ｊ
（ｊ＝０〜２ｎ＋１）はＣＰＵからのアドレスである。
また、ＳＲ及びＳＣは、それぞれクロック発生回路より
の行アドレス選択信号及び列アドレス選択信号である。
行アドレス選択信号ＳＲ及び列アドレス選択信号ＳＣに
よって行アドレスと列アドレスを時分割して出力してい
る。
上記説明に於いては、ＣＰＵ２１からリード・ライト／
リフレッシュ判定回路２５に直接入っているアドレス入
力について特に触へなかったが、これは以下のような場
合に必要となる。
８ビツトのＣＰＵで１６ＫＸ１ピツト構成のＤ　ＲＡ　
Ｍ　（ダイナミックＲＡ　Ｍ　）を１６個使用した場合
を想定する。ＣＰＵが２進１６惜のアドレス空間を有す
る場合、アドレス１ｄＡｏ　−Ａｔｓである。Ａｏを最
下位アドレス、Ａｌ１を最上位アドレスとする。１６Ｋ
Ｘ　１ビツト構成のＤＲＡＭｉま、マルチプレクサされ
たアドレスＡＤ、ｏ〜Ａ９．６を入力とする。
システム構成を￥！Ｊ１２図に示す。
図に於いて、４１はＣＰＵ、４２はクロック発生回路、
４３はアドレス拳マルチプレクサ、４４１〜４４１６は
ＤＲＡＭである。
１６個のＤＲＡＭを第１グループＡの８個と第２グルー
プＢの８個に分割する。アドレスを１６進で表わすと、
ＣＰＵのアドレス空間は００００〜ＦＦＦＦとなる。ア
ドレスの割り当てを以下のように設定する。
第１グループＡ・・・００００〜３ＦＦＦ第２グループ
Ｂ・・・４０００〜７ＦＦＦＲＯＭ、周辺等（ＤＲＡＭ
以外）・・・８０００〜ＦＦ　Ｆ この場合、第１グループＡと第２グループＢの選択ｉＡ
＋４．Ａｘｓによって行う必要がある。ところが、ＤＲ
ＡＭの側にはＡ１４１　Ａｔｓの入力がないため、一般
には外付は回路によりＲＡＳ、ＣＡＳ等のクロックをチ
ップ選択信号として用いることにより第１グループＡと
第２グループＢの選択を実現している。
いた場合を第１３図に示す。
このシステムに本発明の方式を適用した場合には、Ｉ）
’ＲＡＭにはマルチプレクサされたアドレス人力Ａ　　
　−Ａ　　　　の他に、ＣＰＵがらの１接り、Ｑ　　　
　　Ｄ拳６ アドレス入力Ａ１４１ＡＩ５が必要である。すなわち、
アドレスがｏｏｏｏ〜３ＦＦＦのとき、％２グループＢ
のＤ　ＲＡ　ＭはＡｌ４−Ａｌ５人力により自身が選択
されていないことを判定してリフレッシュを行う。
第１４図に本発明のＤＲＡＭを用いた場合のシステム構
成を示す。図に於いて、５１はＣＰＵ、５２はクロック
発生回路、５３はアドレス・マルチプレクサ、５４１〜
５４１６ばＤＲＡＭである。
〈発明の効果〉 以上詳細に説明したように、本発明によれば、システム
構成の簡単化をはかることができる極めて有用なダイナ
ミックＲＡ　Ｍを提供することができるものである。
【図面の簡単な説明】
第１図は本発明のダイナミックＲＡＭを用いた場合のシ
ステム構成図、第２図はＲＡＳオンリ−リフレッシュの
タイミングチャート、第３図はＲＡＳオンリー・リフレ
ッシュ時のシステム構成のタイミングチャート、第５図
はＣＡＳビフォアＲＡＳＩＪフレッシュ時のシステム構
成図、第６図はダイナミックＲＡＭに於けるメモリセル
・アレイ部分の構成図、第７図は本発明の実施例に於け
るリード・ライト／リフレッシュ判定回路の構成図、第
８図はリフレッシュ用アドレスカウンタの一例の構成図
、第９図はアドレス・マルチプレクサ■の一例の構成図
、第１０図は本発明の実施例のタイミングチャート、第
１１図（ａ）はアドレス・マルチプレクサ口の一例の構
成図、同図（ｂ）　ｈそのタイミングチャート、％１２
図（は８ビツトのＣＰＵで１６ＫＸ１ピツト構成のＤＲ
ＡＭを１６個使用した場合のシステム構成図、第１３図
１ｄｃＡｓ１及びＣＡＳ２をチップ選択信号として用い
た場合のタイミングチャート、第１４図は本発明のＤ　
ＲＡ　Ｍを用いた場合のシステム構成図である。 符号の説明 ２４：ダイナミックＲＡＭ、２５：リード・ライト／リ
フレッシュ判定回路、２６：リフレッシュ用アドレスカ
ウンタ、２７：アドレス・マルチプレクサＩ０ 代理人　弁理士　杉　山　毅　至（他１名）灰 第２　ａ 纂４　図

Claims (1)

    【特許請求の範囲】
  1. １、外部システムから供給されるアドレス信号により、
    外部システムによるアクセス時か否かを判定する論理回
    路を内蔵し、該論理回路の出力により、外部システムに
    よるアクセス時には外部のアドレスを選択し、それ以外
    の時には内蔵のリフレッシュ用アドレスカウンタのアド
    レスを選択する構成としたことを特徴とするダイナミッ
    クＲＡＭ。
JP61288255A 1986-12-03 1986-12-03 ダイナミツクｒａｍ Pending JPS63140490A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP61288255A JPS63140490A (ja) 1986-12-03 1986-12-03 ダイナミツクｒａｍ
US07/759,640 US5129073A (en) 1986-12-03 1991-09-12 Dynamic RAM with read-write/refresh mode judging capability

Applications Claiming Priority (1)

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JP61288255A JPS63140490A (ja) 1986-12-03 1986-12-03 ダイナミツクｒａｍ

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JPS63140490A true JPS63140490A (ja) 1988-06-13

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ID=17727829

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