JPS60151893A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPS60151893A JPS60151893A JP59006607A JP660784A JPS60151893A JP S60151893 A JPS60151893 A JP S60151893A JP 59006607 A JP59006607 A JP 59006607A JP 660784 A JP660784 A JP 660784A JP S60151893 A JPS60151893 A JP S60151893A
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、半導体メモリ回路に関する。
（従来技術）
ダイナミック型ランダム・アクセス・メモリ（ＤＹＮＡ
ＭＩＣＲＡＮＤＯＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ ：
以下、ＤＲＡＭという）は、記憶の基本素子であるメモ
リセルが１トランジスタ型であるため、一定時間内にリ
フレッシュを行う必要がある。リフレッシュの手法とし
てＲＡＳ （Ｏつ・アドレス・ストローブ）オンリーリ
フレッシュ、ＣＡＳ （カラム・アドレスΦストローブ
）ビフォアＲＡＳリフレッシュ、外部ピン入力によるリ
フレッシュ等がある。
ＭＩＣＲＡＮＤＯＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ ：
以下、ＤＲＡＭという）は、記憶の基本素子であるメモ
リセルが１トランジスタ型であるため、一定時間内にリ
フレッシュを行う必要がある。リフレッシュの手法とし
てＲＡＳ （Ｏつ・アドレス・ストローブ）オンリーリ
フレッシュ、ＣＡＳ （カラム・アドレスΦストローブ
）ビフォアＲＡＳリフレッシュ、外部ピン入力によるリ
フレッシュ等がある。
第１図、第２図は従来例の半導体メモリ回路のブロック
図で、外部ビン入力によるリフレッシュを用いた、ＤＲ
ＡＭのブロック図である。図中１０゜１１．１２はそれ
ぞれ行アドレス入力、リフレッシュ制御信号９列アドレ
ス入力、１，４．６はそれぞれ行アドレス・ブリ・アン
プ、行アドレス・メイン・７、８．９は列アドレス・バ
ッファ、列デコーダ、メモリ・セル・アレイをそれぞれ
示す。
図で、外部ビン入力によるリフレッシュを用いた、ＤＲ
ＡＭのブロック図である。図中１０゜１１．１２はそれ
ぞれ行アドレス入力、リフレッシュ制御信号９列アドレ
ス入力、１，４．６はそれぞれ行アドレス・ブリ・アン
プ、行アドレス・メイン・７、８．９は列アドレス・バ
ッファ、列デコーダ、メモリ・セル・アレイをそれぞれ
示す。
第１図の従来例においては、行アドレスおよびウンタ・
バッファ５によって増幅され、リフレッシュ・サイクル
時には、リフレッシュｅアドレス・ジェネレータ３から
の信号によって行アドレス・メインφアンプ４は非活性
化状態となり、逆にリフレッシュのアドレス・カウンタ
・バッファ５は ５− 活性化されて、行デコーダ６にはリフレッシュ・アドレ
ス・カウンタ・バッファ５の出力が伝達されることにな
る。本従来例では、行デコーダ６０入力情報を決定する
アドレス・バッファが行アドレス入力用とリフレッシュ
・アドレス用の２組必要となり、チップ上のアドレス・
バッファのブロックが大きくなるという欠点がある。
バッファ５によって増幅され、リフレッシュ・サイクル
時には、リフレッシュｅアドレス・ジェネレータ３から
の信号によって行アドレス・メインφアンプ４は非活性
化状態となり、逆にリフレッシュのアドレス・カウンタ
・バッファ５は ５− 活性化されて、行デコーダ６にはリフレッシュ・アドレ
ス・カウンタ・バッファ５の出力が伝達されることにな
る。本従来例では、行デコーダ６０入力情報を決定する
アドレス・バッファが行アドレス入力用とリフレッシュ
・アドレス用の２組必要となり、チップ上のアドレス・
バッファのブロックが大きくなるという欠点がある。
また、第２図に示す従来例においては、リフレッシュ・
アドレス・カウンタ２の出力と行アドレス入力１０とを
、リフレッシュ・アドレス書ジェネレータ３の信号でス
イッチングすることによって、行アドレス・ブリ・アン
プ１０入力情報は決定され、行アドレス・ブリ・アンプ
１．さらに行アドレス・メイン・アンプ４で増幅したの
ち、行デコーダ６に印加される。このため、リフレッシ
ュ・アドレスの情報は、通常の行アドレスのパスに比べ
、バッファ１段余分にアクセス・バスが加わったことに
なり、それだけ行デコーダへのアドレス情報伝達が遅れ
、従って、ワード線の選択も遅れてしまうという欠点が
ある。
アドレス・カウンタ２の出力と行アドレス入力１０とを
、リフレッシュ・アドレス書ジェネレータ３の信号でス
イッチングすることによって、行アドレス・ブリ・アン
プ１０入力情報は決定され、行アドレス・ブリ・アンプ
１．さらに行アドレス・メイン・アンプ４で増幅したの
ち、行デコーダ６に印加される。このため、リフレッシ
ュ・アドレスの情報は、通常の行アドレスのパスに比べ
、バッファ１段余分にアクセス・バスが加わったことに
なり、それだけ行デコーダへのアドレス情報伝達が遅れ
、従って、ワード線の選択も遅れてしまうという欠点が
ある。
６−
（発明の目的）
本発明の目的は、上記欠点を除去することにょシ、リフ
レッシュ・アドレスｅカウンタを内蔵した半導体メモリ
回路において、アドレス・バッファの数が少なく、かつ
リフレッシ一時にリフレッシュ・アドレス・カウンタか
ら行デコーダまでのアドレス信号伝達時間の高速化され
た半導体メモリ回路を提供することにある。
レッシュ・アドレスｅカウンタを内蔵した半導体メモリ
回路において、アドレス・バッファの数が少なく、かつ
リフレッシ一時にリフレッシュ・アドレス・カウンタか
ら行デコーダまでのアドレス信号伝達時間の高速化され
た半導体メモリ回路を提供することにある。
（発明の構成）
本発明の半導体メモリ回路は、行アドレス入力を増幅す
る行アドレス・ブリーアンプと、リフレッシュ制御信号
によりリフレッシュ・アドレスヲ発生スるリフレッシュ
・アドレス・ジェネレータおよびリフレッシュΦアドレ
ス・カウンタト、前記行アドレス・プリアンプの出力と
前記リフレッシュ・アドレス・カウンタの出力を前記リ
フレッシュ・アドレス・ジェネレータの出力にょシ切換
え出力するマルチプレクサとを含むことから構成される
。
る行アドレス・ブリーアンプと、リフレッシュ制御信号
によりリフレッシュ・アドレスヲ発生スるリフレッシュ
・アドレス・ジェネレータおよびリフレッシュΦアドレ
ス・カウンタト、前記行アドレス・プリアンプの出力と
前記リフレッシュ・アドレス・カウンタの出力を前記リ
フレッシュ・アドレス・ジェネレータの出力にょシ切換
え出力するマルチプレクサとを含むことから構成される
。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第３図は本発明の一実施例を示すブロック図である。
本実施例は、行アドレス入力１ｏを増幅する行アドレス
・プリ命アンプ１と、リフレッシュ制御信号１１により
リフレッシュ・アドレスを発生するリフレッシュ・アド
レス・ジェネレータ３およヒリフレッシュ拳アドレス・
カウンタ２と、行アドレス−ブリ・アンプ１の出力とリ
フレッシュｅアドレス・カウンタ２の出力をリフレッシ
ュ・アドレス・ジェネレータ３の出力により切換え出方
するマルチプレクサ４′とを含むことから構成される。
・プリ命アンプ１と、リフレッシュ制御信号１１により
リフレッシュ・アドレスを発生するリフレッシュ・アド
レス・ジェネレータ３およヒリフレッシュ拳アドレス・
カウンタ２と、行アドレス−ブリ・アンプ１の出力とリ
フレッシュｅアドレス・カウンタ２の出力をリフレッシ
ュ・アドレス・ジェネレータ３の出力により切換え出方
するマルチプレクサ４′とを含むことから構成される。
すなわち、本実施例は、第２図に示す従来例の回路にお
いて、行アドレス・ブリ・アンプ１及びリフレッシュφ
アドレス・カウンタ２と行アドレス会メイン・アンプ４
間に、行アドレスΦプリｅアンプ出力とリフレッシュ・
アドレス出方トラ、リフレッシ−制御信号に同期してリ
フレッシュ・アドレス・ジェネレータ３により発生され
る信号により切換えるマルチプレクサ４′を設けたこと
を特徴としておシ、その他は同じである。
いて、行アドレス・ブリ・アンプ１及びリフレッシュφ
アドレス・カウンタ２と行アドレス会メイン・アンプ４
間に、行アドレスΦプリｅアンプ出力とリフレッシュ・
アドレス出方トラ、リフレッシ−制御信号に同期してリ
フレッシュ・アドレス・ジェネレータ３により発生され
る信号により切換えるマルチプレクサ４′を設けたこと
を特徴としておシ、その他は同じである。
次に本実施例の動作について説明する。
ＲＡＳアクセス・モード時には、行アドレス人力１０の
情報は行アドレス・ブリ・アンプ１で増幅され、そして
、マルチプレクサ４′は通常、行アドレス・ブリ・アン
プ１の出力を伝達するようにしておき、行アドレス・ブ
リ・アンプ１の出力は行アドレス・メイン・アンプ４で
増幅され、行デコーダ６０入力情報として印加される。
情報は行アドレス・ブリ・アンプ１で増幅され、そして
、マルチプレクサ４′は通常、行アドレス・ブリ・アン
プ１の出力を伝達するようにしておき、行アドレス・ブ
リ・アンプ１の出力は行アドレス・メイン・アンプ４で
増幅され、行デコーダ６０入力情報として印加される。
一方、リフレッシュ・モード時には、リフレッシュ制御
信号１１によって、リフレッシュ・アドレス・カウンタ
２の情報を決定し、そして、リフレッシュ・アドレス・
ジェネレータ３によって作られる信号によってマルチプ
レクサ４′は、アドレス情報を行アドレスからリフレッ
シュ・アドレスに切り換え、さらに、このアドレス情報
は行アドレス会メイン・アンプ４によって増幅されたの
ち、行デコーダ６に入力されてワード線が選択される。
信号１１によって、リフレッシュ・アドレス・カウンタ
２の情報を決定し、そして、リフレッシュ・アドレス・
ジェネレータ３によって作られる信号によってマルチプ
レクサ４′は、アドレス情報を行アドレスからリフレッ
シュ・アドレスに切り換え、さらに、このアドレス情報
は行アドレス会メイン・アンプ４によって増幅されたの
ち、行デコーダ６に入力されてワード線が選択される。
第４図は第３図の部分詳細回路図で、マルチブ９−
レクサ４′の一例を行アドレス・メイン・アンプ４と一
緒に示しである。
緒に示しである。
このマルチプレクサ４′は、ドレインが行アドレス人力
リ・アンプ１の第１の出力ＡＤｉ（ｉ＝ｏ、１゜・・・
）にソースが第１の節点Ｎ１にゲートがリフレッシュ・
アドレス・ジェネレータ３の第１の出力ＲＦにそれぞれ
接続された第１のＮチャネル型の絶縁ゲート型電界効果
トランジスタ（以下、Ｍ工ｓトランジスタという。ＩＱ
Ｉと、ドレインがリフレッシュ・アドレス・カウンタ２
の第１の出力ＡＣ。
リ・アンプ１の第１の出力ＡＤｉ（ｉ＝ｏ、１゜・・・
）にソースが第１の節点Ｎ１にゲートがリフレッシュ・
アドレス・ジェネレータ３の第１の出力ＲＦにそれぞれ
接続された第１のＮチャネル型の絶縁ゲート型電界効果
トランジスタ（以下、Ｍ工ｓトランジスタという。ＩＱ
Ｉと、ドレインがリフレッシュ・アドレス・カウンタ２
の第１の出力ＡＣ。
（ｉ＝０．１．・・・）にソースが節点Ｎ１にゲートが
リフレッシ−・アドレス・ジェネレータ３の出力πＦと
真補の関係にある第２の出力ＲＦにそれぞれ接続された
第２のＭＩＳ）ランジスタＱ２と、ドレインが行アドレ
ス争ブリ・アンプ１の出力ＡＤ、と真補の関係にある第
２の出カ証にソースが第２の節点Ｎ２にゲートがリフレ
ッシュ・アドレス・ジェネレータ３の出力ＲＦにそれぞ
れ接続された第３のＭＩＳ）ランジスタＱ３と、ドレイ
ンがリフレッシュ・アドレス・カウンタ２の出力ＡＣ，
と真１０− 補の関係にある第２の出力ＡＣ，にソースが節点Ｎ２に
ゲートがリフレッシュ・アドレス・ジヱネレータ３の出
力ＲＦにそれぞれ接続された第４のＭＩｓ）ランジスタ
Ｑ４と、節点Ｎ１と第１の出力端１３及び節点Ｎ２と第
２の出力端１４とをそれぞれ接続する接続線１５．１６
とからなっている。
リフレッシ−・アドレス・ジェネレータ３の出力πＦと
真補の関係にある第２の出力ＲＦにそれぞれ接続された
第２のＭＩＳ）ランジスタＱ２と、ドレインが行アドレ
ス争ブリ・アンプ１の出力ＡＤ、と真補の関係にある第
２の出カ証にソースが第２の節点Ｎ２にゲートがリフレ
ッシュ・アドレス・ジェネレータ３の出力ＲＦにそれぞ
れ接続された第３のＭＩＳ）ランジスタＱ３と、ドレイ
ンがリフレッシュ・アドレス・カウンタ２の出力ＡＣ，
と真１０− 補の関係にある第２の出力ＡＣ，にソースが節点Ｎ２に
ゲートがリフレッシュ・アドレス・ジヱネレータ３の出
力ＲＦにそれぞれ接続された第４のＭＩｓ）ランジスタ
Ｑ４と、節点Ｎ１と第１の出力端１３及び節点Ｎ２と第
２の出力端１４とをそれぞれ接続する接続線１５．１６
とからなっている。
また、行アドレス・メイン拳アンプ４は、ドレインがア
ドレス・バッファ活性化信号ＡＢＥに共通接続されゲー
トがそれぞれマルチプレクサ４′の第１の出力端１３お
よび第２の出力端１４にソースがそれぞれ節点Ｎ３およ
び節点Ｎ４に接続されたＭＩＳ ）ランジスタＱ５およ
びＱ６を入力段とし、節点Ｎ３．Ｎ４の電位をう、チす
るフリップフロップを形成するＭＩＳ）ランジスタＱＩ
Ｏ−Ｑ１３と、第１のアドレスバッファ出力Ａ、を出力
する出力段を形成するＭＩＳ）ランジスタＱ７〜Ｑ９と
、アドレス・バッファ出力と真補関係にある第２のアド
レス・バッファ出力Ａ、を出力する出力線を形成スるＭ
ＩＳ）ランジスタＱ１４〜Ｑ１６からなっている。なお
ここでＡＢＲはアドレス・バッファ・リセット信号であ
る。
ドレス・バッファ活性化信号ＡＢＥに共通接続されゲー
トがそれぞれマルチプレクサ４′の第１の出力端１３お
よび第２の出力端１４にソースがそれぞれ節点Ｎ３およ
び節点Ｎ４に接続されたＭＩＳ ）ランジスタＱ５およ
びＱ６を入力段とし、節点Ｎ３．Ｎ４の電位をう、チす
るフリップフロップを形成するＭＩＳ）ランジスタＱＩ
Ｏ−Ｑ１３と、第１のアドレスバッファ出力Ａ、を出力
する出力段を形成するＭＩＳ）ランジスタＱ７〜Ｑ９と
、アドレス・バッファ出力と真補関係にある第２のアド
レス・バッファ出力Ａ、を出力する出力線を形成スるＭ
ＩＳ）ランジスタＱ１４〜Ｑ１６からなっている。なお
ここでＡＢＲはアドレス・バッファ・リセット信号であ
る。
次に、第４図の回路動作をリフレッシュ時について、第
５図に示すその動作タイミングチャートを用いて説明す
る。
５図に示すその動作タイミングチャートを用いて説明す
る。
リフレッシュ制御信号１１が″′Ｈ″レベルのとき、リ
フレッシュ・アドレス−カウンタ２０出力ＲＦ。
フレッシュ・アドレス−カウンタ２０出力ＲＦ。
ＲＦはそれぞれ′″Ｈ’Ｈ’レベルＬ＃レベルに設定さ
れ、ＭＩＳトランジスタ（以下、トランジスタという、
ＣＱｌ 、Ｑ３は導通、トランジスタＱ２．Ｑ４は非導
通状態であるので、節点Ｎｌ 、Ｎ２にはそれぞれ行ア
ドレス・プリ・アンプ１の出力ＡＤｌ、ＡＤ１がそれぞ
れ伝達されている。リフレッシュ制御信号１ｌ−ｌ）Ｅ
＝Ｈ”レベルから＠ Ｌ、ＩＩレベルへ移行すると、Ｒ
ＦバーＨ／”レベルカラーＬ”レベルへ、ＲＦｔｉ″Ｌ
”レベルから１Ｈ”レベルへ変化する。よってトランジ
スタＱ１．Ｑ３は非導通状態、トランジスタＱ２．Ｑ４
Ｈ導通状態となり節点Ｎ１．Ｎ２には、それぞれリフレ
ッシュ・アドレス・カウンタ出力Ａｃｌ ｒ ＡＣｌが
伝達される。ここで、出力ＡＣ，、ＡＣ，がそれぞれ″
Ｈ”レベル、“Ｌ”レベル−Ｔ：アレｕ、ｍ点Ｎｌ 、
Ｎ２はそれぞれ″′Ｈ＃レベル、′Ｌ”レベルに設定さ
れ、出力端１３は“Ｈ″レベル出力端１４はＩＩ Ｌ
＃レベルとなる。節点Ｎ１．Ｎ２のレベルが決定したの
ちアドレス・バッファーリセット信号ＡＢＲは′Ｈ”レ
ベルから“Ｌ＃レベルへ、アドレス・バッファ活性信号
ＡＢＥはＩＩＬ＃レベルから″″Ｈ＃Ｈ＃レベルする。
れ、ＭＩＳトランジスタ（以下、トランジスタという、
ＣＱｌ 、Ｑ３は導通、トランジスタＱ２．Ｑ４は非導
通状態であるので、節点Ｎｌ 、Ｎ２にはそれぞれ行ア
ドレス・プリ・アンプ１の出力ＡＤｌ、ＡＤ１がそれぞ
れ伝達されている。リフレッシュ制御信号１ｌ−ｌ）Ｅ
＝Ｈ”レベルから＠ Ｌ、ＩＩレベルへ移行すると、Ｒ
ＦバーＨ／”レベルカラーＬ”レベルへ、ＲＦｔｉ″Ｌ
”レベルから１Ｈ”レベルへ変化する。よってトランジ
スタＱ１．Ｑ３は非導通状態、トランジスタＱ２．Ｑ４
Ｈ導通状態となり節点Ｎ１．Ｎ２には、それぞれリフレ
ッシュ・アドレス・カウンタ出力Ａｃｌ ｒ ＡＣｌが
伝達される。ここで、出力ＡＣ，、ＡＣ，がそれぞれ″
Ｈ”レベル、“Ｌ”レベル−Ｔ：アレｕ、ｍ点Ｎｌ 、
Ｎ２はそれぞれ″′Ｈ＃レベル、′Ｌ”レベルに設定さ
れ、出力端１３は“Ｈ″レベル出力端１４はＩＩ Ｌ
＃レベルとなる。節点Ｎ１．Ｎ２のレベルが決定したの
ちアドレス・バッファーリセット信号ＡＢＲは′Ｈ”レ
ベルから“Ｌ＃レベルへ、アドレス・バッファ活性信号
ＡＢＥはＩＩＬ＃レベルから″″Ｈ＃Ｈ＃レベルする。
トランジスタＱ５．Ｑ６は、節点Ｎｌ、Ｎ２がそれぞれ
”Ｈ″レベル”Ｌ″レベルあるので導通、非導通の状態
になる。そして、アドレス・バッファ活性化信号ＡＢＥ
の上昇とともに、節点Ｎ１は、トランジスタＱ５のセル
フブート効果にょシ、電源ＶＤＤ以上のレベルに持ち上
げられ、節点Ｎ３．Ｎ４ＪＩｅはそれぞれ電源ＶＤＤレ
ベル、接地電位レベルに設定され、トランジスタＱ７．
Ｑ１３．Ｑ１５は導通、トランジスタＱ９ 、ＱＩＯ、
Ｑｌ４は非導通状態になシ、アドレス・バッファ出力Ａ
１ ＋ Ａ １にはそれぞれ１Ｈ”レベル ＠ Ｌ
＃レベルの出力が現われる。
”Ｈ″レベル”Ｌ″レベルあるので導通、非導通の状態
になる。そして、アドレス・バッファ活性化信号ＡＢＥ
の上昇とともに、節点Ｎ１は、トランジスタＱ５のセル
フブート効果にょシ、電源ＶＤＤ以上のレベルに持ち上
げられ、節点Ｎ３．Ｎ４ＪＩｅはそれぞれ電源ＶＤＤレ
ベル、接地電位レベルに設定され、トランジスタＱ７．
Ｑ１３．Ｑ１５は導通、トランジスタＱ９ 、ＱＩＯ、
Ｑｌ４は非導通状態になシ、アドレス・バッファ出力Ａ
１ ＋ Ａ １にはそれぞれ１Ｈ”レベル ＠ Ｌ
＃レベルの出力が現われる。
以上のように、この−例のマルチプレクサ４′ヲ用いる
ことで、行アドレスとりフレッシー・アドレスのバッフ
ァを共通化でき、しかも、リフレッ１３− シュ・アドレス情報の伝達速度を従来のようにそこなう
ことなく行デコーダへ伝えることができる。
ことで、行アドレスとりフレッシー・アドレスのバッフ
ァを共通化でき、しかも、リフレッ１３− シュ・アドレス情報の伝達速度を従来のようにそこなう
ことなく行デコーダへ伝えることができる。
第６図は、第３図の部分詳細回路図で、マルチプレクサ
の他の例を示しである。本例のマルチブレクサイは、第
４図に示した一例のマルチプレクサ４′の出力と、行ア
ドレス・メイン・アンプ４間に、ドレインが節点Ｎ１に
ソースが第１の出力端１３′にゲートが電源ＶＤＤにそ
れぞれ接続されたトランジスタＱ１７と、ドレインが節
点Ｎ２にソースが第２の出力点１４′にゲートが電源Ｖ
ＤＤにそれぞれ接続されたトランジスタＱ１８とを挿入
したものである。トランジスタＱ１７．Ｑ１８はデカッ
プル用として動作し、出力端１３′あるいは１４′のう
ちの″″Ｈ＃Ｈ＃レベルトランジスタＱ５あるいはＱ６
のセルフブート効果によシミ源ｖＤＤレベル以上に持ち
上げる効果を増し、よりアドレス・バッファとしての動
作を行なう。しかもこのマルチプレクサ４″によっても
上記の本実施例の効果を損うことはない。
の他の例を示しである。本例のマルチブレクサイは、第
４図に示した一例のマルチプレクサ４′の出力と、行ア
ドレス・メイン・アンプ４間に、ドレインが節点Ｎ１に
ソースが第１の出力端１３′にゲートが電源ＶＤＤにそ
れぞれ接続されたトランジスタＱ１７と、ドレインが節
点Ｎ２にソースが第２の出力点１４′にゲートが電源Ｖ
ＤＤにそれぞれ接続されたトランジスタＱ１８とを挿入
したものである。トランジスタＱ１７．Ｑ１８はデカッ
プル用として動作し、出力端１３′あるいは１４′のう
ちの″″Ｈ＃Ｈ＃レベルトランジスタＱ５あるいはＱ６
のセルフブート効果によシミ源ｖＤＤレベル以上に持ち
上げる効果を増し、よりアドレス・バッファとしての動
作を行なう。しかもこのマルチプレクサ４″によっても
上記の本実施例の効果を損うことはない。
なお、リフレッシュ・カウンタとジ−ケンシャ１４−
ル動作をする行カウンタで構成する場合のアドレス・バ
ッファにおいても本発明が適用できることは明らかであ
る。
ッファにおいても本発明が適用できることは明らかであ
る。
また、上記の説明はＭＩＳ ）ランジスタとしてＮチャ
ネル型を、論理構成として正論理を用いたが、Ｐチャネ
ル型あるいは負論理構成としても、同様の効果が得られ
ることはいうまでもない。
ネル型を、論理構成として正論理を用いたが、Ｐチャネ
ル型あるいは負論理構成としても、同様の効果が得られ
ることはいうまでもない。
（発明の効果）
以上、詳細に説明したとおり、本発明の半導体メモリ回
路は、行アドレス・プリ・アンプの出カドリフレッシュ
・アドレス・カウンタの出力をリフレッシュアドレス制
御信号に同期して発生する信号によって切換えるマルチ
プレクサを含んでいるので、行アドレスとリフレッシュ
・アドレスのバ、ファヲ共通化でき、かつリフレッシ−
拳アドレス情報の伝達速度を高速化できるという効果を
有している。
路は、行アドレス・プリ・アンプの出カドリフレッシュ
・アドレス・カウンタの出力をリフレッシュアドレス制
御信号に同期して発生する信号によって切換えるマルチ
プレクサを含んでいるので、行アドレスとリフレッシュ
・アドレスのバ、ファヲ共通化でき、かつリフレッシ−
拳アドレス情報の伝達速度を高速化できるという効果を
有している。
第１図、第２図は従来例の半導体メモリ回路を示すブロ
ック図、第３図は本発明の一実施例を示すブロック図、
第４図はその部分詳細回路図、第５図は第４図の動作タ
イミングチャート、第６図は第３図の部分詳細回路図で
ある。 １・・・・・・行アドレス・ブリ・アンプ、２・・・・
・・リフレッシュ・アドレス・カウンタ、３・・・・・
・リフレッシュ・アドレス・ジェネレータ、４・・・・
・・行アドレス・メイン・アンプ 、ｉｌ 、 ４＃・
・・・・・マルチプレクサ、５・・・・・・リフレッシ
ュ・アドレス・カウンタ・バッファ、６・・・・・・行
デコーダ、７・・・・・・列アドレス暢バッファ、８・
・・・・・列テコーダ、９・・・・・・メモリ・セル・
アレイ、１０・・・・・・行アドレス入力音４．１１・
・・・・・リフレッシュ制御信号、１２・・・・・・列
アドレス入力俳号、１３．１３’、１４．１４’・・・
・・・出力端、１５．１６・・・・・・接続線、ＡＢＥ
・・・・・・リフレッシュ・アドレス活性化信号、ＡＢ
Ｒ・・・−・・アドレス・バッファ・リセット信号、Ａ
ＣＩ、ＡＣＩ・・・・・・リフレッシュ書アドレス・カ
ウンタ出力、ＡＤＩ ＋ ＡＤＩ・・・・・・行アドレ
ス・プリアンプ出力、ＡＩ ＋ ＡＩ ”’ ”’アド
レス・バッファ出力、Ｎ１〜Ｎ４・・・・・・節点、Ｑ
１〜Ｑ１８・・・・・・ＮチャネルＷＭＩＳ ）ランジ
スタ、ＲＦ、ＲＦ・・・・・・リフレッシュ拳アドレス
・ジェネレータ出力、ｖＤＤ・・・・・・電源。 １７− 榮１回 竿４−回 ロ −
ック図、第３図は本発明の一実施例を示すブロック図、
第４図はその部分詳細回路図、第５図は第４図の動作タ
イミングチャート、第６図は第３図の部分詳細回路図で
ある。 １・・・・・・行アドレス・ブリ・アンプ、２・・・・
・・リフレッシュ・アドレス・カウンタ、３・・・・・
・リフレッシュ・アドレス・ジェネレータ、４・・・・
・・行アドレス・メイン・アンプ 、ｉｌ 、 ４＃・
・・・・・マルチプレクサ、５・・・・・・リフレッシ
ュ・アドレス・カウンタ・バッファ、６・・・・・・行
デコーダ、７・・・・・・列アドレス暢バッファ、８・
・・・・・列テコーダ、９・・・・・・メモリ・セル・
アレイ、１０・・・・・・行アドレス入力音４．１１・
・・・・・リフレッシュ制御信号、１２・・・・・・列
アドレス入力俳号、１３．１３’、１４．１４’・・・
・・・出力端、１５．１６・・・・・・接続線、ＡＢＥ
・・・・・・リフレッシュ・アドレス活性化信号、ＡＢ
Ｒ・・・−・・アドレス・バッファ・リセット信号、Ａ
ＣＩ、ＡＣＩ・・・・・・リフレッシュ書アドレス・カ
ウンタ出力、ＡＤＩ ＋ ＡＤＩ・・・・・・行アドレ
ス・プリアンプ出力、ＡＩ ＋ ＡＩ ”’ ”’アド
レス・バッファ出力、Ｎ１〜Ｎ４・・・・・・節点、Ｑ
１〜Ｑ１８・・・・・・ＮチャネルＷＭＩＳ ）ランジ
スタ、ＲＦ、ＲＦ・・・・・・リフレッシュ拳アドレス
・ジェネレータ出力、ｖＤＤ・・・・・・電源。 １７− 榮１回 竿４−回 ロ −
Claims (3)
- （１）行アドレス入力を増幅する行アドレス・ブリ・ア
ンプと、リフレッシ−制御信号によシリフレッシュ・ア
ドレスを発生するリフレッシュ・アドレス・ジェネレー
タおよびリフレッシュ・アドレス・カウンタと、前記行
アドレス・ブリ・アンプの出力と前記リフレッシュ・ア
ドレスΦカウンタの出力を前記リフレッシュ・アドレス
・ジェネレータの出力により切換え出力するマルチプレ
クサとを含むことを特徴とする半導体メモリ回路。 - （２）マルチプレクサが、ドレインが行アドレス・ブリ
・アンプの第１の出力にソースが第１の節点にゲートが
リフレッシュ・アドレス・ジェネレータの第１の出力に
それぞれ接続された第１のＭＩＳ ）ランジスタと、ド
ｌ／インがリフレッシュ・アドレス・カウンタの第１の
出力にソースが第１の節点にゲートが前記リフレッシュ
・アドレス・ジェネレータの前記第１の出力と真補の関
係にある第２の出力にそれぞれ接続された第２のＭＩＳ
）ランジスタと、ドレインが前記行アドレス・ブリ・ア
ンプの前記第１の出力と真補の関係にある第２の出力に
ソースが第２の節点にゲートカ前記リフレッシュ・アド
レス・ジェネレータの前記第１の出力にそれぞれ接続さ
れた第３のＭＩＳ）ランジスタと、ドレインが前記リフ
レッシュ・アドレス・カウンタの前記第１の出力と真補
の関係にある第２の出力にソースが前記第２の節点にゲ
ートが前記リフレッシュ・アドレス・ジェネレータの前
記第２の出力にそれぞれ接続された第４のＭＩＳ）ラン
ジスタと、前記第１の節点と第１の出力端及び前記第２
の節点と第２の出力端とをそれぞれ接続する接続線とか
らなる特許請求の範囲第（１）項記載の半導体メモリ回
路。 - （３） マルチプレクサが、ドレインが行アドレス・ブ
リ・アンプの第１の出力にソースが第１の節点にゲート
がリフレッシュ拳アドレス・ジェネレータの第１の出力
にそれぞれ接続された第１のＭＩＳ ）ランジスタと、
ドレインがリフレッシュ・アドレス・カウンタの第１の
出力にソースが第１の節点にゲートが前記リフレッシュ
・アドレス・ジェネレータの前記第１の出力と真補の関
係にある第２の出力にそれぞれ接続された第２のＭＩＳ
）ランジスタと、ドレインが前記行アドレス・ブリ・
アンプの前記第１の出力と真補の関係にある第２の出力
にソースが第２の節点にゲートが前記リフレッシュ・ア
ドレス・ジェネレータの前記第１の出力にそれぞれ接続
された第３のＭＩＳ ）ランジスタと、ドレインが前記
リフレッシュ・アドレス・カウンタの前記第１の出力と
真補の関係にある第２の出力にソースが前記第２の節点
にゲートが前記リフレッシュ・アドレス・ジェネレータ
の前記第２の出力にそれぞれ接続された第４のＭＩＳ
）ランジスタと、ドレインが前記第１の節点にソースが
第１の出力端にゲートが電源にそれぞれ接続された第５
のＭＩＳ）ランジスタと、ドレインが前記第２の節点に
ソースが第２の出力端にゲートが電源にそれぞれ接続さ
れた第６のＭＩＳ）ランジスタとからなる特許請求の範
囲第（１）項記載の半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59006607A JPS60151893A (ja) | 1984-01-18 | 1984-01-18 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59006607A JPS60151893A (ja) | 1984-01-18 | 1984-01-18 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60151893A true JPS60151893A (ja) | 1985-08-09 |
Family
ID=11643033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59006607A Pending JPS60151893A (ja) | 1984-01-18 | 1984-01-18 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168897A (ja) * | 1987-01-06 | 1988-07-12 | Mitsubishi Electric Corp | ダイナミツクラム |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4957737A (ja) * | 1972-06-02 | 1974-06-05 | ||
| JPS53101237A (en) * | 1977-02-16 | 1978-09-04 | Mitsubishi Electric Corp | Refresh control system |
| JPS5442944A (en) * | 1977-08-12 | 1979-04-05 | Fujitsu Ltd | Refresh address control system for memory |
| JPS5447443A (en) * | 1977-09-21 | 1979-04-14 | Hitachi Ltd | Semiconductor memory unit |
| JPS554797A (en) * | 1978-06-26 | 1980-01-14 | Texas Instruments Inc | Semiconductor memory device |
| JPS57147193A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
-
1984
- 1984-01-18 JP JP59006607A patent/JPS60151893A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4957737A (ja) * | 1972-06-02 | 1974-06-05 | ||
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| JPS5447443A (en) * | 1977-09-21 | 1979-04-14 | Hitachi Ltd | Semiconductor memory unit |
| JPS554797A (en) * | 1978-06-26 | 1980-01-14 | Texas Instruments Inc | Semiconductor memory device |
| JPS57147193A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168897A (ja) * | 1987-01-06 | 1988-07-12 | Mitsubishi Electric Corp | ダイナミツクラム |
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