JPS63168897A - ダイナミツクラム - Google Patents
ダイナミツクラムInfo
- Publication number
- JPS63168897A JPS63168897A JP62000842A JP84287A JPS63168897A JP S63168897 A JPS63168897 A JP S63168897A JP 62000842 A JP62000842 A JP 62000842A JP 84287 A JP84287 A JP 84287A JP S63168897 A JPS63168897 A JP S63168897A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- voltage
- address buffer
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 239000000872 buffer Substances 0.000 abstract description 21
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、外部アドレス信号のローレベルの電圧を零
ボルトに変換するダイナミックラムに関するものである
。
ボルトに変換するダイナミックラムに関するものである
。
第４図は従来のダイナミックラム（ＤＲＡＭ：ｄｙｎａ
ＩＩｉｃ ｒａｎｄａｍ ａｃｃｅｓｓ ＋ｎｅａ＋ｏ
ｒｙ） 、例えばｎＭＯｓ ＤＲＡＭ（ｎ−ｃｈａｎｎ
ｅｌ ｍｅｔ、ａｌ ｏｘｉｄｅ ５ｉｌｉｃｏｎ Ｄ
ＲＡＭ）の要部を示す。ＩＡにおいて、ｌはアドレスバ
ッファで、図には、人力初段のｎＭＯｓ ＦＦＸＴ（ｎ
ＭＯｓ ｆｉｅｌｄ−ｅｆｆｅｃｔＬｒａｎｓｉｓｉＬ
ｏｒ） １０と、電位保持用キャパシタ１１とか示され
ている。このアドレスバッファ１から１１いに逆相の内
部アドレス信号Ａｉ、Ａ了か出力される。２はリフレッ
シュカウンタで、図には、ｎＭＯｓ ＦＦ、Ｔ２０．２
１よりなる出力段インバータが示されている。３は口Ｍ
Ｏ５ＦＥＴのゲートで、信号φ１により０Ｎ１０ＦＩ’
制御され、外部アトレスイｒ；号Ａｅが後述する切り換
え回路４に伝達ざハる。前記切り換え回路４は、ｎＭ（
ＩＳ ＦＥＴ４０．４１により構成され、口ＭＯ５ＦＥ
Ｔ４０はイ、シヴ１１により、ｎＭＯｓ ＦＥＴ４１は
信号φ２により０Ｎ７０１ｉＦ制御され、イ、を号＄２
”がハイレベル（Ｈ）で、４１１号φ２かローレベル（
Ｌ）のとき、前記ゲート３からの外部アドレス信号Ａｅ
が、一方、信号φ＝ヲがして、イ言号φ２がＨのとき、
リフレッシュカウンタ２からの出力信号が前記アドレス
バッファ１に伝達される。
ＩＩｉｃ ｒａｎｄａｍ ａｃｃｅｓｓ ＋ｎｅａ＋ｏ
ｒｙ） 、例えばｎＭＯｓ ＤＲＡＭ（ｎ−ｃｈａｎｎ
ｅｌ ｍｅｔ、ａｌ ｏｘｉｄｅ ５ｉｌｉｃｏｎ Ｄ
ＲＡＭ）の要部を示す。ＩＡにおいて、ｌはアドレスバ
ッファで、図には、人力初段のｎＭＯｓ ＦＦＸＴ（ｎ
ＭＯｓ ｆｉｅｌｄ−ｅｆｆｅｃｔＬｒａｎｓｉｓｉＬ
ｏｒ） １０と、電位保持用キャパシタ１１とか示され
ている。このアドレスバッファ１から１１いに逆相の内
部アドレス信号Ａｉ、Ａ了か出力される。２はリフレッ
シュカウンタで、図には、ｎＭＯｓ ＦＦ、Ｔ２０．２
１よりなる出力段インバータが示されている。３は口Ｍ
Ｏ５ＦＥＴのゲートで、信号φ１により０Ｎ１０ＦＩ’
制御され、外部アトレスイｒ；号Ａｅが後述する切り換
え回路４に伝達ざハる。前記切り換え回路４は、ｎＭ（
ＩＳ ＦＥＴ４０．４１により構成され、口ＭＯ５ＦＥ
Ｔ４０はイ、シヴ１１により、ｎＭＯｓ ＦＥＴ４１は
信号φ２により０Ｎ７０１ｉＦ制御され、イ、を号＄２
”がハイレベル（Ｈ）で、４１１号φ２かローレベル（
Ｌ）のとき、前記ゲート３からの外部アドレス信号Ａｅ
が、一方、信号φ＝ヲがして、イ言号φ２がＨのとき、
リフレッシュカウンタ２からの出力信号が前記アドレス
バッファ１に伝達される。
次に、動作を説明する。
時刻ｔ１では、第５図（ａ）〜（Ｃ）にｌバ丁ように、
信号φ１がＨ１信号φ２がし、Ｇｉ号ｉゴがＨであるか
ら、外部アドレス（ｉ； ′１Ｓ−Ａ ｅは、ケート３
、切り換え回路４を介してアドレスバ・ノファ！に伝達
される。このとき、外部アドレス信号Ａｃの電圧な０ボ
ルトと１−ると、アドレスバッファ１の入力端の電圧Ｖ
は０ボルトである（第５図（ｄ）参照）。
信号φ１がＨ１信号φ２がし、Ｇｉ号ｉゴがＨであるか
ら、外部アドレス（ｉ； ′１Ｓ−Ａ ｅは、ケート３
、切り換え回路４を介してアドレスバ・ノファ！に伝達
される。このとき、外部アドレス信号Ａｃの電圧な０ボ
ルトと１−ると、アドレスバッファ１の入力端の電圧Ｖ
は０ボルトである（第５図（ｄ）参照）。
この状態から、時ａｌｌ ｔ ２で、（、；号φ２がＨ
、イ；；号Ｔ１かしになると、切り換え回路４により外
部アドレス信号−Ａｅが遮断され、リフレッシュカウン
タ２からの出力１５号が１ノリ換え回路４を介してアド
レスバッファｌに伝達される。このとき、リフレッシュ
カウンタ２からの出力信号のレベルがＨであると、アド
レスバッファ１の入力端の電圧Ｖは、第５図（ｄ）に示
すように、［昇を開始する。
、イ；；号Ｔ１かしになると、切り換え回路４により外
部アドレス信号−Ａｅが遮断され、リフレッシュカウン
タ２からの出力１５号が１ノリ換え回路４を介してアド
レスバッファｌに伝達される。このとき、リフレッシュ
カウンタ２からの出力信号のレベルがＨであると、アド
レスバッファ１の入力端の電圧Ｖは、第５図（ｄ）に示
すように、［昇を開始する。
そして、前記アドレスバッファ１が動作を開始する時ｉ
ｌｌ ｔ ３で、アドレスバッファ１の入力端の電）Ｅ
Ｖは、Ｖ ＝ Ｖｃｃ ｖＴ１１ニなる（第５図（
ｄ）参照）。この７ｔｉ圧値はＨである。ただし、Ｖｃ
ｃは電源電圧、ＶＴ、、はｎＭＯｓ ＦＥＴ２０．４１
のスレッシホールトを合計した偵である。
ｌｌ ｔ ３で、アドレスバッファ１の入力端の電）Ｅ
Ｖは、Ｖ ＝ Ｖｃｃ ｖＴ１１ニなる（第５図（
ｄ）参照）。この７ｔｉ圧値はＨである。ただし、Ｖｃ
ｃは電源電圧、ＶＴ、、はｎＭＯｓ ＦＥＴ２０．４１
のスレッシホールトを合計した偵である。
この実施例の０１１八Ｍは、Ｆ記のように構成したから
、外部アトレス４１１号ＡＣのしが保証される最低電月
−が例えば−２ボルトであるとすると、時１ｌｌｔ３で
は、前記アドレスバッファｌの入力端の電Ｊ１．■は、
Ｈを保９．１できる′１「圧であ７．Ｊ Ｖ ＣＣ−Ｖ
ｒ＋＋ニ刊達しないく第５図（ｄ）参照）。ところが
、時％１ｌｔ３でアドレスバッファｌか動作を開始する
から、リフレッシュカウンタ２からの出力信号が内部回
路に正確に伝達されないことになり、リフレッシュカウ
ンタ２の出力イハ号により行なうリフレッシュ、例えば
、正Ｉｔｓ ｂｅｆｏｒｅ ＲＡＳリフレ・・シュが適
１１−１に行なわれないという問題点があった。
、外部アトレス４１１号ＡＣのしが保証される最低電月
−が例えば−２ボルトであるとすると、時１ｌｌｔ３で
は、前記アドレスバッファｌの入力端の電Ｊ１．■は、
Ｈを保９．１できる′１「圧であ７．Ｊ Ｖ ＣＣ−Ｖ
ｒ＋＋ニ刊達しないく第５図（ｄ）参照）。ところが
、時％１ｌｔ３でアドレスバッファｌか動作を開始する
から、リフレッシュカウンタ２からの出力信号が内部回
路に正確に伝達されないことになり、リフレッシュカウ
ンタ２の出力イハ号により行なうリフレッシュ、例えば
、正Ｉｔｓ ｂｅｆｏｒｅ ＲＡＳリフレ・・シュが適
１１−１に行なわれないという問題点があった。
この発明はＬ記のような問題点を解決するためになされ
たもので、リフレッシュカウンタ２の出カイ１：号によ
り行なうリフレッシュを’４３ ＋Ｆに行なうＤＩＩ八
Ｍへ得ることを目的とする。
たもので、リフレッシュカウンタ２の出カイ１：号によ
り行なうリフレッシュを’４３ ＋Ｆに行なうＤＩＩ八
Ｍへ得ることを目的とする。
この発明に係るＤＲＡＭは、外部アドレス１１５号のロ
ーレベルの電圧を零ボルトに変換′１−るローレベル変
換手段を設けたものである。
ーレベルの電圧を零ボルトに変換′１−るローレベル変
換手段を設けたものである。
ｒ作用〕
この発明におけるＤＲＡＭは、ローレベル変換手段によ
り外部アドレス信号のローレベルの電圧を零ボルトに１
１％するから、外部アドレス信号のローレベルは掌に零
ボルトになり、リフレッシュカウンタの出力信号により
？ｔなうリフレッシュが適正に行なわれる。
り外部アドレス信号のローレベルの電圧を零ボルトに１
１％するから、外部アドレス信号のローレベルは掌に零
ボルトになり、リフレッシュカウンタの出力信号により
？ｔなうリフレッシュが適正に行なわれる。
（発明の実施例）
第１図はこの発明の一実施例を示す。図において、！、
２．４は第４図と同一部分を示し、Ａｃ、Ａｉ、−人］
−１φ２、ｔ］は第４図と同一信号を示す。５はローレ
ベル変換［段としてのローレベル変換手段で、ｎＭＯｓ
Ｆ！：Ｔ５１．５２．５３により構成され、ｎＭＯｓ
ＦＥＴ５１には前記外部アドレス信号Ａｃか、ｎＭＯ
ｓ ＦＥＴ５３には仁七号φ３が人力ざわ、外部アドレ
ス信号ＡｃのＬの電Ｉトを゛零ボルトに変換している。
２．４は第４図と同一部分を示し、Ａｃ、Ａｉ、−人］
−１φ２、ｔ］は第４図と同一信号を示す。５はローレ
ベル変換［段としてのローレベル変換手段で、ｎＭＯｓ
Ｆ！：Ｔ５１．５２．５３により構成され、ｎＭＯｓ
ＦＥＴ５１には前記外部アドレス信号Ａｃか、ｎＭＯ
ｓ ＦＥＴ５３には仁七号φ３が人力ざわ、外部アドレ
ス信号ＡｃのＬの電Ｉトを゛零ボルトに変換している。
次に、動作を説明する。
時＆ｌ ｔ ｉでシま、第２図（ａ）〜（ｃ）に示すよ
うに、１１１号φ３ Ｍ Ｈｌｆ、＜号φ２かし、イバ
号１がＨであるから、外部アドレス（＋’Ｅ ”’ｉ
Ａ ｅは、ローレヘル変Ｆｅｂ回路５、切り換え回路４
を介してアドレスバッファｌに伝達される。このとき、
外部アトレスイ、τ号Ａ Ｃの電圧がＬの保証電圧、例
えば、−２ホルトであると、アドレスバッファ１の入力
端の電圧Ｖは０ボルトになる（第２図（ｄ）参照）。
うに、１１１号φ３ Ｍ Ｈｌｆ、＜号φ２かし、イバ
号１がＨであるから、外部アドレス（＋’Ｅ ”’ｉ
Ａ ｅは、ローレヘル変Ｆｅｂ回路５、切り換え回路４
を介してアドレスバッファｌに伝達される。このとき、
外部アトレスイ、τ号Ａ Ｃの電圧がＬの保証電圧、例
えば、−２ホルトであると、アドレスバッファ１の入力
端の電圧Ｖは０ボルトになる（第２図（ｄ）参照）。
この状態から、時刻ｔ２で、信号φ３がＬになるともに
、信号φ２がＨ１信号１がしになると、切り換え回路４
により外部アドレス信号Ａｅか遮断され、リフレッシュ
カウンタ２からの出カイ、−号が切り換え回路４を介し
てアドレスバッファ１に伝達される。このとき、リフレ
ッシュカウンタ２からの出力信号のレベルがＨであると
、アドレスバッファｌの入力端の電圧Ｖは、第２図（ｄ
）に、バすように、Ｌシとを開始する。そして、前記ア
ドレスバッファ１か動作を開始する時！！ｉｌｌ ｔ
３で、アドレスバッファ１の入力端の電圧ＶはＶ＝Ｖｃ
ｒ。
、信号φ２がＨ１信号１がしになると、切り換え回路４
により外部アドレス信号Ａｅか遮断され、リフレッシュ
カウンタ２からの出カイ、−号が切り換え回路４を介し
てアドレスバッファ１に伝達される。このとき、リフレ
ッシュカウンタ２からの出力信号のレベルがＨであると
、アドレスバッファｌの入力端の電圧Ｖは、第２図（ｄ
）に、バすように、Ｌシとを開始する。そして、前記ア
ドレスバッファ１か動作を開始する時！！ｉｌｌ ｔ
３で、アドレスバッファ１の入力端の電圧ＶはＶ＝Ｖｃ
ｒ。
になる（第２図（ｄ）参！；ｑ）。この電圧値はＨであ
る。
る。
第３図は他の実施例を示す。
これは、面記実電例との比較で言えば、ｎＭＯ５ＦＩｉ
Ｔに替えて［：ＭＯＳ ＦＥＴを用いた例である。従）
て、作用効果は前記実施例と本？τ的に同一である。
Ｔに替えて［：ＭＯＳ ＦＥＴを用いた例である。従）
て、作用効果は前記実施例と本？τ的に同一である。
以にのようにこの発明によれば、外部アドレス信号のロ
ーレベルの電圧を零ボルトに変換する構成にしたので、
外部アドレス信号のローレベルは−・９に零ボルトにな
り、リフレッシュカウンタの出カイ、：号により行なう
リフレッシュを適正に行なうことかできるという効果が
ある。
ーレベルの電圧を零ボルトに変換する構成にしたので、
外部アドレス信号のローレベルは−・９に零ボルトにな
り、リフレッシュカウンタの出カイ、：号により行なう
リフレッシュを適正に行なうことかできるという効果が
ある。
第１図はこの発明の一実施例の要部をｎＭＯ５で構成し
た回路図である。第２図（ａ）〜（ｄ）はそれぞれ第１
図に示す各部の波形図で、第２図（ａ）は信号φ３を、
第２図（ｂ）はイ、１号φ２を、第２図（ｃ）はイ、；
号１１を、第２図（ｄ）はアドレスバッファ１の入力端
電圧を示す波形図である。第３図は第１図に示すＤＲＡ
ＭをにＭＯ５で構成した例を示す回路図、第４図は従来
のｎＭＯ５ＤＲ八−を示す回路図である。 ７５５図（ａ）〜（ｄ）はそれぞれ第４図に示１−各部
の波形図て、第５図（ａ）はイ、：号φ１を、第５図（
ｂ）は信号φ２を、第５図（Ｃ）はｆに１号１を、第５
図（ｄ）はアドレスバッファ！の入力端′市川を示す波
形図である。 図において、５はローレベル変換回路、Ａｅは外部アド
レス信号である。 なお、図中、同一符号は同−一または相当部分を小す・
た回路図である。第２図（ａ）〜（ｄ）はそれぞれ第１
図に示す各部の波形図で、第２図（ａ）は信号φ３を、
第２図（ｂ）はイ、１号φ２を、第２図（ｃ）はイ、；
号１１を、第２図（ｄ）はアドレスバッファ１の入力端
電圧を示す波形図である。第３図は第１図に示すＤＲＡ
ＭをにＭＯ５で構成した例を示す回路図、第４図は従来
のｎＭＯ５ＤＲ八−を示す回路図である。 ７５５図（ａ）〜（ｄ）はそれぞれ第４図に示１−各部
の波形図て、第５図（ａ）はイ、：号φ１を、第５図（
ｂ）は信号φ２を、第５図（Ｃ）はｆに１号１を、第５
図（ｄ）はアドレスバッファ！の入力端′市川を示す波
形図である。 図において、５はローレベル変換回路、Ａｅは外部アド
レス信号である。 なお、図中、同一符号は同−一または相当部分を小す・
Claims (1)
- 外部アドレス信号のローレベルの電圧を零ボルトに変換
するローレベル変換手段を備えたことを特徴とするダイ
ナミックラム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000842A JPS63168897A (ja) | 1987-01-06 | 1987-01-06 | ダイナミツクラム |
| US07/141,076 US4870620A (en) | 1987-01-06 | 1988-01-05 | Dynamic random access memory device with internal refresh |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62000842A JPS63168897A (ja) | 1987-01-06 | 1987-01-06 | ダイナミツクラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63168897A true JPS63168897A (ja) | 1988-07-12 |
Family
ID=11484873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62000842A Pending JPS63168897A (ja) | 1987-01-06 | 1987-01-06 | ダイナミツクラム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63168897A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142925A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Address buffer circuit |
| JPS60151893A (ja) * | 1984-01-18 | 1985-08-09 | Nec Corp | 半導体メモリ回路 |
| JPS6187297A (ja) * | 1984-09-04 | 1986-05-02 | Seiko Epson Corp | 半導体記憶装置 |
-
1987
- 1987-01-06 JP JP62000842A patent/JPS63168897A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142925A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Address buffer circuit |
| JPS60151893A (ja) * | 1984-01-18 | 1985-08-09 | Nec Corp | 半導体メモリ回路 |
| JPS6187297A (ja) * | 1984-09-04 | 1986-05-02 | Seiko Epson Corp | 半導体記憶装置 |
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