JPS61267414A - 対称出力相補バツフア回路 - Google Patents

対称出力相補バツフア回路

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JPS61267414A
JPS61267414A JP61114968A JP11496886A JPS61267414A JP S61267414 A JPS61267414 A JP S61267414A JP 61114968 A JP61114968 A JP 61114968A JP 11496886 A JP11496886 A JP 11496886A JP S61267414 A JPS61267414 A JP S61267414A
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JP
Japan
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output
circuit
node
electrode
voltage
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JP61114968A
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English (en)
Inventor
マイケル　ヴィンセント　デパオリス，ジュニヤ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は相補トランジスタで実現された１　　　　　　
　バッハア拳インバータ回路に関する。
（２）技術の背景 従来の相補的金属酸化物シリコン（ＣＭＯＳ）アドレス
・バッファはＴＴＬまたＭＯ５入力電圧レベルを有する
ディジタル入力信号を受信し、相補的信号であり、ＭＯ
Ｓ電圧レベルを有する反転および非反転出力信号を発生
する（第１図参照）０反転された出力信号λは１対の相
補的ＭＯＳインバータ・トランジスタ（ＴｌＯ，Ｔ１１
）によって入力信号から遅延される。この反転された信
号（Ｘ）は典型例では再び反転されて非反転出力信号Ａ
′を発生する。このようにして付加的な遅延が導入され
、それによってノード１６の非反転出力信号はノード１
５の反転出力信号より時間的に遅れて生起することにな
る。この遅延は反転出力ノード（１５）に接続された負
荷容量（１７）が第２のインバータ中のトランジスタ（
Ｔ１２、Ｔ１３）の入力キャパシタンスに比べて大きい
ときに特に重要となる。
ある応用用途にあっては、反転出力信号と非反転出力信
号が実質的に同時に状態を変化させることが望まれる０
例えばある型の静的ランダム・アクセス・メモリにあっ
ては１つの行のメモリ・セルを他の行の選択が解除され
たときと実質的に同時に選択することが望ましい、この
ため、相補的出力信号がその変位を同時に開始させ、実
質的に同時にその論理スイングの中間点を通過し、殆ん
ど同時に最終的な論理レベルに達するような相補的出力
信号が発生される相補的アドレス拳バッファ・インバー
タを実現することが望まれる′、これ以外にも多数の他
の応用用途が可能である。
（３）発明の構成 本件発明は入力信号から相補的出力信号を発生する回路
である。当該回路は典型例では３つの相補的トランジス
タの反転対と、１つの非反転対より成る。トランジスタ
は一実施例においては絶縁ゲート電界効果トランジスタ
であるが、バイポーラ型を含む他の塵で島。でへ白い、
第１ｔ−３よび第２の反転対および非反転対のすべての
入力は共通ノードに接続されており・第１の反転対の出
力ノードは反転出力信号を提供する。トランジスタの第
２の反転対の出力はトランジスタの第３の反転対の入力
に接、続されている。トランジスタの第３の反転対およ
び非反転対の出力は非反転出力信号を提供する共通出力
ノードに接続されている。
〔０発明の実施例 以下の詳細な記述は典型的な従来技術の設計仕様に従う
よりも更に対称性の優れた相補出力を与える回路に関す
る０本手法を逆の電導型、例えばｐチャネルおよびｎチ
ャネル絶縁ゲート型の電界効果トランジスタを用いた場
合について説明する。詳細に述べると、金属酸化物シリ
コン（ＭＯＳ）電界効果トランジスタを用いて実現する
場合について説明する。しかし、他の相補トランジスタ
の型、例えば接合電界効果トランジスタおよびｌｐｎな
らびにｐｎｐバイポーラ型を用いることも可能である。
第２図を参照すると、第１の相補インバータはｐチャネ
ル会トランジスタＴ２１およびｎチャネル・トランジス
タＴ２２より成る。
Ｔ２１およびＴ２２のゲートは入力ノード２６に接続さ
れており、該ノードは入力信号ＶＩＮを受信するよう作
られている。
Ｔ２１のソース電極は正の電圧源（Ｖｃｃ）に接続され
ており、Ｔ２２のソース電極は負の電圧源（ＶＳＳ）に
接続されている。
Ｔ２１およびＴ２２のドレイン電極は出力ノード２８に
接続されており、該ノードには反転された信号ＶＯＵＴ
が現われる。
信号ＶＯＵＴはＶＩＮを反転したものであり、ＶＩＮよ
り第１のインバータの遅延時間だ（す時間的に遅延され
ている。
信号ＶＯＵＴおよびＴＩＮの時間波形が第３図に示され
ている０時刻ｔ１の正に向う変位が時刻ｔ２におけるＶ
ＯＵＴの負に向う変位を開始させる。この変位の終了は
ＶＩＮに対１．　テハｔ　３　、　Ｖ　ＯＵ　Ｔ　ニ対
シテｉｔ　ｔ　ａで生じる。逆に、ＶＩＮの負に向う変
位はＶＯＵＴの正に向う変位を開始させる０図示の如く
、ＶＯＵＴのＶＩＮからの遅延は正および負の変位に対
してほぼ同一である。しかし、この遅延はＴ２１および
Ｔ２２の利得、即ち閾値の差によって異なり得る。
第２図を再び参照すると、入力信号ＶＩＮはまたｎチャ
ネルΦトランジスタＴ２３およびｐチャネル・トランジ
スタＴ２４より成る非反転相補対に接続されている。こ
れら相補トランジスタは第１のインバータの相補トラン
ジスタとは逆の順序で直列に接続されており、ｎチャネ
ル・トランジスタＴ２３のドレインはより正の電圧供給
源（Ｖ　ｃ　ｃ）に接続されており、ｐチャネル拳トラ
ンジスタＴ２４のドレインはより負の電圧供給源（Ｖｓ
ｓ）に接続されている。Ｔ２３およびＴ２４のソース電
極は出力ノード２２に接続されており、該ノードに信号
ＶＯＵＴが現われる。Ｔ２３−Ｔ２４の対は非反転対で
あるので、該対はＶＩＮと同一極性の電圧を出力ノード
（２２）に発生する。理想的にはこの対を通過する時間
遅延は反転対Ｔ２１−Ｔ２２を通過するのと同一である
。しかし、Ｔ２３およびＴ２４はＶＩＮが夫々の閾値電
圧を越している間においてのみ導通する。従って、Ｔ２
３およびＴ２４はそれ自身ではＶｓｓからＶｃｃへのＭ
Ｏ３出力電圧のフル・スイングは達成出来ない。
ｖＳＳからＶｃｃへの出力電圧のフル争スイングを達成
するために、２つの付加的な、インバータが使用されて
いる。相補インバータＴ２５−Ｔ２６は入力信号ＶＩＮ
を反転し、該信号を中間ノード２０に加える。このとき
中間ノード２０は相補インバータＴ２７−Ｔ２８の入力
に接続されているΦインバータＴ２７−Ｔ２８の出力は
回路出力ノード２２に接続されており、該ノードにおい
てＴ２３−Ｔ２４対の出力に加算される。動作状態にあ
っては、入力信号ＶＩＮが１つの電圧レベルから他の電
圧レベルに変位するとき、非反転対Ｔ２３−Ｔ２４はま
ず最初に出力ノード２２の電圧をそれに応じての変化を
開始させる。例えば、ＶＩＮが低レベルから高レベルへ
変位するとき、　Ｔ２３４ｆＶ　Ｉ　ＮカＴ２３（７）
閾値電圧を越すと直ちに導通し始め、それによって出力
ノード２２の電圧を上昇させる。
しかし、Ｔ２３はまた最初この変位の初期期間中導通し
ており、そのためＴ２３と７２８の間で電圧分割が生じ
ることに注意さＪ’Ｌ？：、Ｌ＋’、ＶＩＮがＴ２５−
Ｔ２６によって反転されてノード２０に現れるとき、そ
れによって発生された（低）レベルは７２８をオフとし
、またＴ２７をオンとする。これによりＴ２８のブルー
ダウン効果は除去され、Ｔ２３およびＴ２７が出力ノー
ド２２をプル・アップすることを許容する。Ｔ２３は／
−ド２２をｖＣＣの閾値電圧降下の範囲内においてのみ
ノード２２をプル・アップすることが出来るが、Ｔ２７
はＶｃｃのフル・レベルまでの付加的プル・アップを行
うことが出来ることに注意されたい。
その結果得られる波形の典型例が第３ 図に示されており、図には反転出力信号ＶＯＵＴ　（ノ
ード２８）および非反転出力信号ＶＯＵＴ　（ノード２
２）が示されている。典型例ではＶＯＵＴが付加的遅延
を発生する付加的回路によって部分的に発生される場合
でさえ、これら波形は実用的には対称であることが見出
されている。
１　　　　　　詳細に述べると、ＷＩＮの立上り時間を
表わす１１　とｔ３の間の時間差が約５ナノ秒であると
きには、ＶＯＵＴおよびＶＯＵＴの中点は実用的には同
一時刻に生起する。
即ち、ＶＯＵＴおよびＶＯＵＴの交差は供給電圧のほぼ
中点Ｖ　ＣＣ／　２で生起する。
本技法を用いると典型例ではＶＯＵＴおよびＶＯＵＴの
交差が中点から１０％以下しか異らない電圧（例えばＶ
ｃｃ＝５ボルト、Ｖｓｓ＝Ｏボルトの供給電圧源に対し
２．２５〜２．７５ボルトの範囲以内）で生起すること
を容易に達成できるものと推定される。これは第１図に
示す方法（この方法では第２のインバータはノード１５
の電圧、即ち入信号が第２のインバータＴ１２−ＴｌＳ
中のトランジスタの一方の閾値電圧降下を起すまで状態
変化を開始させない）と対照的である。その結果得られ
る信号（信号Ａ’）がノード１６に現われるまでに、入
信号は典型例では中点を通過している。従って、Ａおよ
びＡ′の交差は典型例では前述した範囲の外側で生起す
る。即ち、交差はＷＩＮの正に向う変位に対しては中点
よりずっと下の電圧で、そしてＷＩＮの負に向う変位に
対しては中点よりずっと上の電圧で生起する。
第２図に示す回路機能の他の実現法も可能である０例え
ばインバータ・トランジスタの一方または両方に対する
“ホット・キャリア”または他の電圧と関連する劣化現
象の降下を最小化するために保護的電圧降下トランジス
タを使用した相補インバータを実現することが知られて
いる。第４図に示すように、保護的トランジスタＴ４２
はＴ４３の最大電圧をｖｉ−ｖｔｈに減少させる。ここ
でＶｌはＴ４２のゲート電圧の値であり、ｖｔｈはＴ４
２の閾値電圧降下である０例えば、Ｖ１＝５．５ボルト
、ｖ　ｔｈ＝１．２ボルトであると、最大４．３ボルト
がＴ４３のソース・ドレイン電極の両端に現われる。こ
の回路はノード４１（このノードはＴ４１−Ｔ４３対に
対する出力ノードとして作用する）にＶｓｓからＶｃｃ
への出力電圧のフル会スイングを保存することに注意さ
れたい、非反転相補対に対する保護を提供するために、
第５図の回路を使用することが出来る。保護的トランジ
スタＴ５２はそのゲートに比較的低い電圧ｖ２が加えら
れている。これによりノード５０の電圧はｖｚ−ｖｔｈ
より負にならないように制限される。ここ′でｖｔｈは
保護トランジスタＴ５２の閾値である０例えばｖ２＝０
ボルト、Ｖｔｈ−１，２ボルトであると、ノード（５０
）は１．２ボルト以下にはならない、従って、Ｖｃｃ＝
５ボルトを仮定すると、インバータートランジスタＴ５
１には５−１．２＝３．８ボルト以上は引火されない、
この回路はノード５１に（Ｔ５１およびＴ５３の）閾値
以内の電圧スイングを提供する。ここでノード５１はＴ
５１−Ｔ５３対に対する出力ノードとして作用する。該
回路はまたインバータ対でＶｓｓからＶｃｃへのフル・
レベルが達成される場合でさえも、５１に対する保護を
提供する、現在のＭＯ３技術ではｎチャネル番トランジ
スタが最も弱点を有するためｎチャネル・トランジスタ
の保護が第４図およびるが、ｐチャネル舎トランジスタ
（Ｔ４２゜Ｔ５３）の保護も同様な方法で実現出来る。
本発明の回路は付加的トランジスタ対を含み得る０例え
ば各々の出力ノードとそれによって駆動される回路の間
にインバータを付加することにより付加的な出力能力が
得られる。ノード２０とＴ２７−Ｔ２８の入力電極の間
に偶数個のインバータを設【することが出来る。同様に
入カメード２６と反転対Ｔ２１−Ｔ２２および非反転対
Ｔ２３−Ｔ２４の入力電極の間に偶数個のインバータを
設けることが出来る。各信号路中の同数の付加的インバ
ータを使用することにより典型例では提供される遅延は
付加的対が使用されるときに各信号路中に導入される。
【図面の簡単な説明】
第１図は反転および非反転出力信号を発生する２つのイ
ンバータより成る従来技術に従う装置を示す図、 第２図は本発明に従う対称インバータの一実施例を示す
図。 第３図は第２図の回路の電圧波形を示す図、 第４図および第５図は他の反転および非反転ステージを
示す図である。 〔主要部分の符号の説明〕 １１且皇旦１１　　　　　　■

Claims (1)

  1. 【特許請求の範囲】 １、各々制御電極と第１および第２の出力電極を有する
    第１、第２、第３、第４、第５ および第６のトランジスタＴ２１、Ｔ２２、Ｔ２３、Ｔ
    ２４、Ｔ２７およびＴ２８を含 み； Ｔ２１、Ｔ２４およびＴ２７は第１の電 導性の型であり、Ｔ２２、Ｔ２３および Ｔ２８は逆の電導性の型であり； Ｔ２１、Ｔ２２、Ｔ２３およびＴ２４の 制御電極は共に回路入力ノードに接続され ており； Ｔ２１の第２の出力電極はＴ２２の第２ の出力電極および第１の回路出力ノードに 接続されており； Ｔ２７およびＴ２８の制御電極は回路入 力ノードに加えられるレベルの逆の電圧レ ベルにあることにより特徴づけられる中間 ノードに接続されており； Ｔ２３およびＴ２４の第１の出力電極は Ｔ２７およびＴ２８の第２の出力電極およ び第２の回路出力ノードに接続されており；Ｔ２１およ
    びＴ２７の第１の出力電極お よびＴ２３の第２の出力電極は第１の電圧 源に接続されるよう作られており； Ｔ２２およびＴ２８の第１の出力電極お よびＴ２４の第２の出力電極は第１の電圧 源とは異なる電圧レベルを有する第２の電 圧源に接続されるよう作られていることを 特徴とする対称出力相補バッファ回路。 ２、特許請求の範囲第１項記載の回路において： Ｔ２１、Ｔ２４およびＴ２７はｐチャネ ル電界効果トランジスタであり、 Ｔ２２、Ｔ２３およびＴ２８はｎチャネ ル電界効果トランジスタであり、その前記 第１の出力電極はソース電極であり、その 前記第２の出力電極はドレイン電極である ことを特徴とする回路。 ３、特許請求の範囲第２項記載の回路において： Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２７ およびＴ２８は絶縁ゲート電界効果トラン ジスタであることを特徴とする回路。 ４、特許請求の範囲第１項記載の回路において： 回路が動作時には、前記第１の回路の出 力ノードおよび前記第２の回路の出力ノー ドは同時に相補的フル出力電圧レベルを発 生することにより特徴づけられる回路。
JP61114968A 1985-05-21 1986-05-21 対称出力相補バツフア回路 Pending JPS61267414A (ja)

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