JPS63228489A - メモリ装置 - Google Patents

メモリ装置

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JPS63228489A
JPS63228489A JP62063340A JP6334087A JPS63228489A JP S63228489 A JPS63228489 A JP S63228489A JP 62063340 A JP62063340 A JP 62063340A JP 6334087 A JP6334087 A JP 6334087A JP S63228489 A JPS63228489 A JP S63228489A
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ９従来技術［第４図乃至第６図］ ａ、背景技術［第４図］ ｂ、従来例［第５図、第６図］ Ｄ９発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ９作用 Ｇ、実施例［第１図乃至第３図］ Ｈ０発明の効果 （Ａ、産業上の利用分野） 本発明はメモリ装置、特にメモリセル群が複数のメモリ
セルブロックに分割され、各メモリセルブロックの出力
側がメインデータ線に接続されたメモリ装置に関する。
（Ｂ、発明の概要） 本発明は、メモリセル群が複数のメモリセルブロックに
分割され、各メモリセルブロックの出力側がメインデー
タ線に接続されたメモリ装置において、 回路構成を徒らに複雑化することなく、読み出し速度を
より有効に速くするため、 イコライズ１８号に同期してメインデータ線の高レベル
と低レベルの中間のレベルの電圧を出力するプリチャー
ジ回路の出力側をそのメインデータ線にパラレルに接続
したものである。
（Ｃ，従来波＃）　　［第４図乃至第６図］（ａ、背景
技術）［第４図］ 大容量のスターティックＲＡＭ、例えば２５６にビット
のＲＡＭは５１２行、５１２列の構成をとるものが多か
った。しかし、高速性をより高めるためにはビット線を
短かくする必要があるという観点から行を１０２４行に
し、列を２５６列にするというように行の数を多くする
傾向にある。
ところで、行の数を多くすると１本のワード線によって
選択されるメモリセルの数が増え、ゲートや配線による
抵抗が大きくなるので消費電流が大きくなる。そこで、
１本のワード線で選択するメモリセルの数を減少させる
傾向が現われてきている。
第４図はそのようなスターチツクＲＡＭの一例１ａを示
すレイアウト図である。
２はメモリセル群で、１０２４行×２５６列のメモリセ
ルからなる。該メモリセル群２は複数例えば８個（１６
個あるいは４個でも良く、８個に限らない。）のメモリ
セルブロック２．〜２ａに分割され、各メモリセルブロ
ック２．〜２ａはそれぞれ例えば１２８行×２５６列の
メモリセルからなり、１つのワード線で１２８個のメモ
リセルを選択するようにされている。
ＳＡＩ％　ＳＡ２、・軸−Ｓ　Ａ　８は各メモリセル、
ブロック２１．２２　＊・−・−２８に対応して設けら
れたセンスアンプブロックであり、メモリセルから一対
のビット線を介して読み出されたデータはカラム選択信
号により制御されるＭＯＳＦＥＴを介してローカルデー
タ線に読み出されるが、このローカルデータ線に読み出
された信号をこのセンスアンプブロックＳＡＩ、ＳＡ２
、−−−−　Ｓ　Ａ　８が増幅する。ＢＳＩ、ＢＳ２、
−−−−　Ｂ　Ｓ　８はセンスアンプブロックＳＡＩ、
５Ａ２−−−５Ａ８に対応して設けられたブロックセレ
クトブロックであり、ブロックセレクト信号を受けると
センスアンプブロックＳＡの出力信号を通過させる役割
を果す。そして各ブロックセレクトブロックＢＳＩ、Ｂ
Ｓ２、−−−−−　Ｂ　Ｓ　８の出力端子はすべてメイ
ンデータ線４に接続されている。
５ａは上記メインデータ線４を通して送られて来たデー
タ信号をホールドするデータホールド回路、６は出力バ
ッファ回路、７は出力端子である。
（ｂ、従来例）　［第５図、第６図］ 第５図は第４図に示すようにレイアウトされたメモリ装
置の一つの従来例を示す具体的回路図である。
８はメモリセル、Ｂ、Ｂは該メモリセル８に接続された
一対のビット線で、共にＭＯＳＦＥＴＭ１、Ｍ２を介し
て電源端子（＋Ｖｃｃ）に接続されている。ＭＳは一対
のビット線Ｂ、Ｂ間に接続されたイコライズ用ＭＯＳＦ
ＥＴで１．ｆコライズ信号φヤを受けてビット線８．８
間を短絡する。
９．９は一対のローカルデータ線で、上記ビット線Ｂ％
ＢとＭＯＳＦＥＴＭ４、ＭＳを介して接続されている。
該ＭＯ３ＦＥＴＭ４、ＭＳはカラム選択信号を受けると
オンしてローカルデータ線９．９とビット線Ｂ、Ｂの間
を接続する役割を果す。Ｍ６はローカルデータ線９．９
間をイコライズするＭＯＳＦＥＴで、ＭＯＳＦＥＴＭ３
と同様にイコライズ信号φ８により制御される。ローカ
ルデータ線９．９を通じて読み出された１３号はセンス
アンプブロックＳＡによって増幅される。センスアンプ
ブロックＳＡは３つの差動アンプＡＩ％Ａ２、Ａ３とイ
コライズ用ＭＯ５ＦＥＴＭ７からなる。センスアンプブ
ロックＳＡの出力信号はブロックセレクトブロックＢＳ
を介してメインデータ線４に伝送されるが、該ブロック
セレクトブロックＢＳはＮチャンネルＭＯＳＦＥＴＭ８
とＰチャンネルＭＯ５ＦＥＴＭ９とをパラレルに接続し
たスイッチ回路と、イコライズ信号￥７及びブロックセ
レクト信号ＢＳを受けるナンド回路ＮＡＩと、該ナンド
回路ＮＡＩの出力信号を反転するインバータ１１からな
る。上記スイッチ回路はブロック選択が為されていると
きにイコライズがかかっている期間を除きオンする。
データホールド回路５ａはノア回路ＮＲＩ、ナンド回路
ＮＡ２、インバータＩ２、Ｉ３、Ｉ４からなる。ノア回
路ＮＲＩは一方の入力端子にメインデータ線４からのデ
ータ信号を、他方の入力端子にアウトプットディセーブ
ル信号ＯＤを受け、出力信号をインバータ１３へ送る。
ナンド回路ＮＡ２は一方の入力端子にメインデータ線４
からのデータ信号を、他方の入力端子にアウトプットデ
ィセーブル信号ＯＤをインバータＩ２によって反転した
信号を受け、出力信号をインバータ■４へ送る。
出力バッファ回路６はＰチャンネルＭＯＳＦＥＴＭＩＯ
とＮチａｒンネルＭＯＳＦＥＴＭ１１からなり、ＭＯ５
ＦＥＴＭＩ（１）ゲートニ上記インバータ１３（７）出
力信号を受け、ＭＯ３ＦＥＴＭ１１のゲートに上記イン
バータ■４の出方信号を受け、ＭＯＳＦＥＴＭＩＯとＭ
ｌ　１（７）接続点が出力端子７に接続されている。
このようなメモリ装置によれば、１本のワード線で選択
するメモリセルの数を少なくしつつビット線を短くする
ことができるが、その反面においてメインデータ線４の
長さが長くなるので高速性を十分に高めることは難しか
った。
そこで、プリチャージ回路を設けＡＴＤ　（アドレス遷
移デテクタ）の出力信号に基づいてつくったパルス（イ
コライズ信号）によりそのプリチャージ回路を動作させ
てメインデータ線を電源電圧Ｖｃｃの１／２の電位にプ
リチャージすることが試みられている。第６図（Ａ）は
そのようなプリチャージ回路の一例を示し、同図（Ｂ）
はタイムチャートである。同図において、Ｉ５はメモリ
セルから読み出されたセンスアンプによって増幅された
データ信号を反転するインバータ、ＳＷＩは該インバー
タ■５の入出力間を短絡するスイッチ回路で、パルスφ
１によって制御される。該インバータ■５はＰチャンネ
ルＭＯ３ＦＥＴとＮチャンネルＭＯＳＦＥＴとからなる
ＣＭＯＳ構成のインバータで、スイッチＳＷＩによって
入出力間を短絡すると電源電圧Ｖｃｃの２分の１の電圧
を出力するように設計されている。このインバータＩ５
から出力された信号はスイッチ回路ＳＷ２を介してラッ
チ回路１０に伝送される。
このプリチャージ回路は、プリチャージするときはパル
スφ詭とφ２が同時に立ち上がりスイッチ回路ＳＷＩを
オンしてインバータＩ５の入出力間を短絡すると共にス
イッチ回路ＳＷ２をオンしてメインデータ線４をインバ
ータ■５の出力端子に電気的に接続する。このようにす
ると、メインデータ線４はインバータＩ５の働きにより
て電源電圧Ｖｃｃの２分の１つの電位にプリチャージさ
れる。そして、プリチャージに必要な所定時間経過する
とパルスφ１が立ち下り、スイッチ回路ＳＷ１がオフす
る。すると、ラッチパルスＬＰが立ち上がる。しかし、
パルスφ２は立ち上った状態のままであり、パルスφ、
が「ロウ」、パルスφ２が「ハイ」、ラッチパルスＬＰ
が「ハイ」の状態のときにラッチ回路１０においてデー
タ信号のラッチが行われる。
このようにプリチャージ回路によってプリチャージする
ことによりデータ線におけるデータ信号の遷移を早める
ことができ、読み出し速度を高めることができるといえ
る。
（Ｄ、発明が解決しようとする問題点）ところで、第５
図に示す従来例によればメインデータ線４に対するプリ
チャージを行わないので、メインデータ線４の長さが長
くなることによって生じるところの高速性向上の限界を
打破することができないことは前に述べた。
そこで、第６図に示したプリチャージ回路を付加するこ
ととすれば高速性をより向上させることができる。しか
し、このプリチャージ回路はデータ信号の伝送経路にイ
ンバータ５、スイッチ回路ＳＷ２、ラッチ回路１０を介
挿する構成であるので、データ信号がインバータ５、ス
イッチ回路ＳＷ２、ラッチ回路ｌＯを経て出力側に伝送
されることになる。従って、必然的にデータ信号の遅延
が生じる。依って、プリチャージによって高速性を高め
ることができたとしてもインバータ５、スイッチ回路１
０を通ることによる遅延分は差し引かなければならなず
、高速性をきわめて有効に高めることができたとはいえ
ない。
しかも、パルスφ１、φ２、ラッチパルスＬＰという特
別のパルスをつくらなければならないのでパルスをつく
る回路を特別に設け、なければならない。従って、回路
構成も徒らに複雑になるという問題もある。
本発明はこのような問題点を解決すべく為されたもので
あり、回路構成を徒らに複雑化にすることなくデータ信
号の読み出し速度をより有効に速くすることを目的とす
る。
（Ｅ、問題点を解決するための手段） 本発明メモリ装置は上記問題点を解決するため、イコラ
イズ信号に同期してメインデータ線の高レベルと低レベ
ルの中間レベルの電圧を出力するプリチャージ回路の出
力側をそのメインデータ線にパラレルに接続したことを
特徴とする。
（Ｆ、作用） 本発明メモリ装置によれば、プリチャージ回路がメモリ
セルインデータ線にパラレルに接続されているので、プ
リチャージ回路はイコライズによるデータ信号の読み出
し速度を向トさせるが、データ信号の伝送経路に介在し
て信号遅延の要因となることはない。従って、データ信
号の読み出し速度をより有効に高速化することができる
。
しかも、プリチャージ回路はイコライズ信号を受けてイ
コライズ時にプリチャージする動作をするので、動作の
ために特別のパルスをつくる必要かない。従って、プリ
チャージをするようにしてもプリチャージ回路が増える
だけで、プリチャージ回路を動作させるパルスをつくる
ための特別の回路を設ける必要がなく、メモリ装置の回
路構成が徒らに複雑化することはない。
（Ｇ、実施例）［第１図乃至第３図］ 以下、本発明メモリ装置を図示実施例に従って詳細に説
明する。
第１図は本発明メモリ装置の一つの実施例を示す回路で
ある。
このメモリ装置は第５図に示したメモリ装置とは第１に
プリチャージ回路を有する点で、第２にデータホールド
回路５のノア回路ＮＲＩと、ナンド回路ＮＡ２とでロジ
カルスレッショルド電圧が互いに異なっているという点
で相違するが、それ以外の点では共通している。そして
、その共通しているところに９いては既に説明しである
のでその説明を省略し、相違点についてのみ詳細に説明
する。
第１図においで１１はプリチャージ回路で、インバータ
■６、■７及びＭＯ３ＦＥＴＭ１２〜Ｍ１７かうなる。
ＭＯＳＦＥＴＭＩ　２はチップセレクト信号Ｃ５とライ
トイネーブ信号ＷＥの反転信号Ｗ１との論理積信号Ｃ５
−Ｗ下を反転するインバータＩ６の出力信号をゲートに
受けて動作するＰチャンネルＭＯ５ＦＥＴで、そのドレ
インは電源端子（＋Ｖｃｃ）に接続され、ソースがＰチ
ャンネルＭＯＳＦＥＴＭ１３のドレインに接続されてい
る。該ＭＯ５ＦＥＴＭ１３のソースはＮチャンネルＭＯ
３ＦＥＴＭ１４のソースと接続され、ゲートはやはりＭ
ＯＳＦＥＴＭＩ４のゲートと接続されている。ＭＯＳＦ
ＥＴＭＩ４のドレインはＮチャンネルＭＯ５ＦＥＴ１５
のソースに接続され、ＭＯＳＦＥＴ１５のソースは接地
されている。そして、ＭＯＳＦＥＴ１５はゲートに上記
論理積信号Ｃ５−ＷＥを受けるようにされている。
上記ＭＯ３ＦＥＴＭ１２〜Ｍ１５は上記論理積信号Ｃ５
−ＷＥが「ハイ」のとき動作するＣＭＯＳインバータで
、その入出力間がＮチャンネルＭＯ３ＦＥＴＭ１６とＰ
チャンネルＭＯＳＦＥＴＭ１７をパラレルに接続してな
るスイッチ回路を介して接続されており、このスイッチ
回路がオンしたとき電源電圧Ｖｃｃの２分の１の電圧を
出力するように設計されている。ＭＯＳＦＥＴＭＩ６と
ＭＯＳＦＥＴＭＩ７からなるスイッチ回路はイコライズ
信号−７７によって制御され、イコライズ信号石が「ハ
イ」のときに、即ちイコライズ時にオンする。そして、
このスイッチ回路の出力端子がメインデータ線４に接続
されている。
しかして、プリチャージ回路１１はイコライズ信号ｉを
受けるとメモリセルインデータ線４を電源電圧ＶＣＣ（
５Ｖ）＜７）２分の１の電位（２゜５Ｖ）にプリチャー
ジする働きをする。
５はデータホールド回路で、その回路図は第５図に示し
た第１の従来例のメモリ装置のデータホールド回路５ａ
の回路図と全く同じであるが、ノア回路ＮＲＩとナンド
回路ＮＡ２とでロジカルスレッショルド電圧ｖｔｈが互
いに異なるようにされている点でデータホールド回路５
ａとは相違している。具体的には、データホールド回路
５のノア回路ＮＲｉのスレッショルド電圧が３ｖである
。このようにロジカルスレッショルド電圧を與ならせる
のは、プリチャージが為されているとき出力バッファ回
路６を構成するＭＯＳＦＥＴＭｌｏとＭＯＳＦＥＴＭＩ
　１とを共にオフさせるような信号をデータホールド回
路５が出力するようにするためである。というのは、若
しデータホールド回路５のノア回路ＮＲＩとナンド回路
ＮＡ２が共にそのロジカルスレッショルド電圧が２．５
Ｖに設定されていたとすれば、メインデータ線４がプリ
チャージされて２．５ｖ付近の電位になると僅かなノイ
ズの有無によってデータホールド回路５、そして出力バ
ッファ回路６の出力信号レベルが変化することになり、
出力端子７のレベルが非常に不安定になる。これはユー
ザー側に不要な不安を与えることになり好ましくない。
そこで、上述したようにノア回路ＮＲＩのスレッショル
ド電圧を２ｖ、ナンド回路ＮＡ２のスレッショルド電圧
を３ｖに設定することにより、プリチャージによってメ
インデータ線４のレベルが２．５ｖ程度になったときに
ノア回路ＮＲＩの出力が「ロウ」に、ナンド回路ＮＡ２
の出力が「ハイ」になり出力バッファ回路６のＰチャン
ネルＭＯＳＦＥＴＭＩＯ及びＮチャンネルＭＯＳＦＥＴ
ＭＩ　１が共にオフするようにするのである。このよう
にプリチャージ期間中はＭＯ３ＦＥＴＭＩＯ５Ｍｌｌが
共にオフするようにすると、メモリ装置の出力端子７に
接続される負荷側の容量は例えば３０ｐＦと比較的大き
いので遷移前のデータ信号が保持され、出力レベルが安
定する。従って、ユーザ側はプリチャージ期間中の出力
レベルの変動によってメモリ装置の性能に不安を抱く虞
れがない。
第２図はメモリ装置のレイアウト図である。このメモリ
装置のレイアウト図の第５図に示すメモリ装置のレイア
ウト図との違いはプレチャージ回路１１があることであ
る。
第３図はアドレス遷移によってメインデータ線４のレベ
ルが「ハイ」から「ロウ」に変化する場合の動作を示す
タイムチャートである。
アドレス信号が変化するとアドレス遷移が検出され、そ
れに応じであるパルス幅を有するイコライズ信号７Ｔが
発生する。すると、メモリセルインデータ線４は「ハイ
」、即ち＋５ｖの状態からプリチャージ回路１１の働き
により中間電位、即ち＋２．５ｖの電位にプリチャージ
される。
そして、イコライズ信号φ２が立ち下った後メンデータ
線４のレベルが中間電位から新たに読み出されたデータ
信号の内容に応じたレベル（今の場合「ハイ」レベル）
に変化する。２点鎖線で示すところの第５図に示すプリ
チャージをしないメモリ装置においては元のデータ信号
のレベルから新たに読み出されたデータ信号の内容に応
じたレベルに変化するが、その場合と比較してプリチャ
ージをした場合の方が時間ｔだけデータ信号の遷移が速
くなり、高速性が向上する。
尚、第６図（Ａ）に示す構成の従来のプリチャージ回路
によってもプリチャージすることができるけれども、こ
のプリチャージ回路はデータ信号の通る信号経路に介挿
される。即ち、データ信号はプリチャージ回路のインバ
ータＩ５、スイッチ回路ＳＷ２、ラッチ回路１０を通っ
て出力バッファ回路側に伝送され、何段もの回路を通る
ことになる。そして、当然のことだがデータ信号が回路
を１段通る毎に信号の遅延が生じる。従って、プリチャ
ージによって高速性を高めるけれども遅延を生ゼしぬる
要因ともなるので高速性を有効に高めることができない
。
しかるに、本メモリ装置によれば、プリチャージ回路１
１の出力側がメインデータ線にパラレルに接続され、プ
リチャージ回路１１はデータ信号の通路とならない。従
って、プリチャージ回路１１がデータ信号の遅延な生ぜ
しめる要因とはならず、プリチャージによって読み出し
速度を向上させる働きのみ行う。依って、本メ、そり装
置によれば、読み出し速度を有効に向上させることがで
きるといえる。
尚、従前からメモリ装置のデータ信号出力端子７には抵
抗を接続して使用することが多い。その場合イコライズ
時ズに出力バッファ回路を構成するＭＯＳＦＥＴを一時
的にハイインピーダンスにすると高速化、突入電流の緩
和化を図ることができることが知られている。しかし、
一般的にその場合のタイミング調整が難しく、タイミン
グ調整を誤って逆にアクセス時間を損うことが多かった
。ところが、本メモリ装置によれば、メインデータ線が
プリチャージ回路によってプリチャージされると前述の
とおりデータホールド回路５の機能により出力バッファ
回路６の２つのＭＯＳＦＥＴが自動的にハイインピーダ
ンスになる。そして、メインデータ線に新たにデータ信
号が入って来るとデータホールド回路５の状態がそのデ
ータ信号に応じた状態となって出力バッファ回路６のい
ずれか一方のＭＯＳＦＥＴをローインピーダンスにして
データ信号を伝送する。このような動作は特に制御信号
を要することなく自然に行われる。従って、外部からの
制御信号なしで、容易且つ高速にデータホールド回路で
出力バッファ回路を動作させることができる。
（Ｈ，発明の効果） 以上に述べたように、本発明メモリ装置は、メモリセル
群が複数のメそリセルブロックに分割され、各メモリセ
ルブロックにおいての各メモリセルに記憶されているデ
ータの読み出しがビット線及びローカルデータ線を介し
て行うようにされ、上記各メモリセルブロックの出力側
がメインデータ線に接続されたメモリ装置において、イ
コライズ信号に同期して上記メインデータ線の高レベル
と低レベルとの中間レベルの電圧を発生するプリチャー
ジ回路を備え、上記プリチャージ回路の出力端子が上記
メインデータ線に並列に接続されてなることを特徴とす
るものである。
従って、本発明メモリ装置によれば、プリチャージ回路
がメインデータ線にパラレルに接続されているので、プ
リチャージ回路はイコライズによるデータ信号の読み出
し速度を向上させるが、データ信号の伝送経路に介在し
て信号遅延の要因となることはない。従って、データ信
号の読７４庄１．凄庁を上り訂尋ｈｒ真；重イヒすスご
とｈくで矢る。
しかも、プリチャージ回路はイコライズ信号を受けてイ
コライズ時にプリチャージする動作をするので、動作の
ために特別のパルスをつくる必要がない。従って、プリ
チャージをするようにしてもプリチャージ回路が増える
だけで、プリチャージ回路を動作させるパルスをつくる
ための特別の回路を設ける必要がなく、メモリ装置の回
路構成が徒らに複雑化することはない。
【図面の簡単な説明】
第１図乃至第３図は本発明メモリ装置の一つの実施例を
説明するためのもので、第１図は回路図、第２図はメモ
リ装置のレイアウト図、第３図は、動作を説明するため
のタイムチャート、第４図は背景技術を説明するための
メモリ装置のレイアウト図、第５図は第１の従来例を示
す回路図、第６図（Ａ）、（Ｂ）は第２の従来例を説明
するためのもので、同図（Ａ）はプリチャージ回路の回
路図、同図（Ｂ）はタイムチャートである。 符号の説明 １・・・メモリ装置、２・・・メモリセル２１〜２８・
・・メモリセルブロック、４・・・メインデータ線、 ８・・・メモリセル、 ９．９　・・・ローカルデータ線、 １１・・・プリチャージ回路、 Ｂ、Ｂ・・・ビット線。 出　願　人　　ソニー株式会 代理人弁理士　　　尾　　川　　秀 １・・・メモリ装置 レイアウト図 第２図 第６図 回路図 （，４） タイム千マート ＣＢ） 第２の従来例 第６図 手続ネ１１１正（寸（自発） 昭和６３年　１月　６日 特許庁長官　　小　川　邦　夫　殿 １、事件の表示 昭和６２年特許願第６３３４０号　　　「［］２、発明
の名称 メモリ装置 ３、補正をする者 事件との関係　　特許出願人 住所、東京部品用区北品用６丁目７番３５号名称　（２
１８）　　　ソニー株式会社４、代理人 住所　東京都■田谷区豪徳寺１丁［１３５番１号明細書
の発明の詳細な説明の欄及び図面６、補正の内容 （１）明細書第３頁下から６行目、「スターティック」
を「スタティック」に訂正する。 （２）明細書第３頁下から２行目、ｒ１０２４行にし、
列を２５６列」を「２５６行にし、列を１０２４列」に
訂正する。 （３）明細書第３頁最下行、１行」を１列」に訂正する
。 （４）明細書第１１真下、「増え、ゲート」から同頁３
行目、「なるので」までを「増えることにより」に訂正
する。 （５）明細書下４頁７行目、「スターティック」を「ス
タティック」に訂正する。 （６）明細８第４頁９行目、ｒ１０２４行×２５６列」
を「２５６行Ｘ１０２４列」に訂正する。 （７ン明細ａ第４貞↑−から７行目、「１２８行×２５
６列」を「２５６行×１２８列」に訂正する。 ド」を「出力バッファ制御」に訂正する。 （９）明細占第７頁１１行目、「データホールド」を「
出力バッファ制御」に訂正する。 （１０）明細書第１１真下から２行目、「複雑化にする
」を「複雑化する」に訂正する。 （１１）明細書第１２頁下から９行目、「モリセル」を
削除する。 （１２）明細書第１２頁８行目、「ハイ」を「ロウ」に
訂正する。 （１３）明細書第１２頁１６行目から１７７行目かけて
の「データホールド」を「出力バッファー制御」に訂正
する。 （１４）明細書第１５頁最下行の「データホールド」を
「出力バッフ７制御」に訂正する。 （１５）明細さ第１６頁２行目、「電圧が」と「３ｖ」
との間に、「２ｖで、ナンド回路ＮＡ２のスレッショル
ド電圧が」を挿入する。 （１６）明細書第１２頁２行目、「有する」と「イコラ
」との間に、「「ロウ」レベルの」を挿（１７）明細書
第１８α７行目、「立ち下った」を「立ち上がり「ハイ
」になったＪに訂正する。 （１８）明細書第１８￥′ｊ１０行目、「「ハイ」レベ
ル」を「ｒロウ」レベル」に訂正する。 （１９）図面第１図乃至第４図を別添訂正図面第１図乃
至第４図と差し替える。 ７、添付δ類の目録 （１）訂正図面（第１図乃至第４図２・・・１通 レイアウト図（＊景技術） 第４図

Claims (1)

    【特許請求の範囲】
  1. （１）メモリセル群が複数のメモリセルブロックに分割
    され、 上記各メモリセルブロックにおいての各メモリセルに記
    憶されているデータの読み出しがビット線及びローカル
    データ線を介して行うようにされ、 上記各メモリセルブロックの出力側がメインデータ線に
    接続されたメモリ装置において、イコライズ信号に同期
    して上記メインデータ線の高レベルと低レベルとの中間
    レベルの電圧を発生するプリチャージ回路を備え、 上記プリチャージ回路の出力端子が上記メインデータ線
    に並列に接続されてなる ことを特徴とするメモリ装置
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