KR100287190B1 - 선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법 - Google Patents

선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법 Download PDF

Info

Publication number
KR100287190B1
KR100287190B1 KR1019990012027A KR19990012027A KR100287190B1 KR 100287190 B1 KR100287190 B1 KR 100287190B1 KR 1019990012027 A KR1019990012027 A KR 1019990012027A KR 19990012027 A KR19990012027 A KR 19990012027A KR 100287190 B1 KR100287190 B1 KR 100287190B1
Authority
KR
South Korea
Prior art keywords
signal
control signal
data
response
unit
Prior art date
Application number
KR1019990012027A
Other languages
English (en)
Other versions
KR20000065601A (ko
Inventor
김치욱
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019990012027A priority Critical patent/KR100287190B1/ko
Priority to US09/440,728 priority patent/US6526473B1/en
Priority to GB9928327A priority patent/GB2348722B/en
Priority to DE19960005A priority patent/DE19960005A1/de
Priority to FR9915824A priority patent/FR2792105B1/fr
Priority to TW088123017A priority patent/TW475110B/zh
Priority to JP2000072737A priority patent/JP4319320B2/ja
Publication of KR20000065601A publication Critical patent/KR20000065601A/ko
Application granted granted Critical
Publication of KR100287190B1 publication Critical patent/KR100287190B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports

Abstract

선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법이 개시된다. 본 발명의 메모리 모듈 시스템은 동일한 데이터 버스 라인에 각각의 데이터를 출력하는 다수개의 메모리 모듈들을 가지는 시스템에 관한 것으로서, 소정의 연결 제어신호의 활성에 응답하여, 메모리 모듈들 중에서 데이터가 출력되는 메모리 모듈만 데이터 버스 라인에 전기적으로 연결된다. 연결 제어신호는 출력되는 데이터의 버스트의 길이에 대응하는 활성화 폭을 가진다. 본 발명에 의하면, 선택되는 메모리 모듈만을 데이터가 입출력되는 데이터의 버스트 길이 동안에 데이터 라인에 연결되므로, 데이터 핀당의 부하가 최소화되어, 데이터의 기입 및 독출 속도가 개선된다.

Description

선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법{Memory module system connecting a selected memory module with data line ＆data input/output method for the same}
본 발명은 다수개의 메모리 모듈을 가지는 시스템 및 데이터 입출력 방법에 관한 것으로서, 특히 동일한 데이터 라인을 통하여 데이터를 입출력하는 다수개의 메모리 모듈을 가지는 시스템 및 이를 이용한 데이터 입출력 방법에 관한 것이다.
일반적으로 디램(DRAM:Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 컴퓨터 등의 시스템에서 메인(main) 메모리로 사용될 수 있다. 메인 메모리로 사용되는 반도체 메모리 장치는, 듀얼 인-라인 메모리 모듈(DIMM: dual in-line memory module) 또는 싱글 인-라인 메모리 모듈(SIMM: single in-line memory module)과 같은 메모리 모듈(Module) 레벨로 구성된다. 또한 메인 메모리는 사용 용도에 따라 몇 개의 메모리 모듈들을 함께 사용한다. 이때 각각의 메모리 모듈들은 시스템에서 동일한 데이터 라인을 사용할 필요성을 가진다.
예를 들어, 메인 메모리의 용량을 32M 바이트(byte)이고, 1Mx16(16M DRAM) 4개를 이용하여 만든 DIMM으로 8M 바이트로서 메인 메모리를 구성한다고 가정하자. 그러면, 하나의 DIMM 당의 크기는 8M 바이트이므로, 32M 바이트의 메인 메모리를 구성하는 데는 4개의 슬롯(4개의 DIMM)이 필요하다.
이 때, 시스템의 데이터 버스 라인 수는 64개이고, 하나의 DIMM에서 출력되는 데이터 핀 역시 64개가 된다. 이와 같이, 32M 바이트 정도의 메인 메모리를 구성하기 위해서는, 많은 수의 데이터 핀이 사용된다. 그러므로, 32M 바이트 정도의 메인 메모리를 구성하는데 사용되는 4개의 DIMM은, 시스템의 동일한 데이터 버스 라인을 사용하도록 설계된다. 그리고 메인 메모리의 용량이 증가하면 할수록, 여러개의 메모리 모듈이 동일한 데이터 라인을 사용할 필요성은 더욱 더 증가한다.
그런데, 하나의 DIMM 모듈의 데이터 핀당 캐패시턴스는 약 20~25pF 정도이다. 따라서 1Mx64의 DIMM을 4개 사용하여 32M 바이트를 구성할 경우, 데이터 핀당 캐패시턴스는 약 80~100 pF이 된다.
이와 같은 데이터 핀당의 캐패시턴스는 매우 큰 값으로써, 메모리 모듈 및 컨트롤러의 데이터 출력 드라이버에는 매우 큰 부담으로 작용한다. 즉, 출력 드라이버의 부하의 증가는 전류의 소모를 크게 할 뿐만 아니라, 데이터 기입 및 독출 동작 속도를 현저히 저하시킬 수 있는 문제점을 유발한다.
본 발명의 목적은 데이터 핀당 부담되는 캐패시턴스를 최소화하여 데이터의 기입 및 독출 속도를 개선하는 메모리 모듈 및 메모리 모듈 시스템을 제공하는 것이다.
본 발명의 다른 목적은 상기 시스템을 이용하여 기입 및 독출 속도를 개선하는 데이터 입출력 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제1 실시예에 따른 다수 메모리 모듈 시스템을 개략적으로 나타내는 블락도이다.
도 2는 도 1에 도시되는 제어신호 발생회로(111a, 112a, 113a)를 나타내는 블락도이다.
도 3은 도 2의 독출 제어부를 나타내는 회로도이다.
도 4는 도 2의 제어신호 발생부를 나타내는 회로도이다.
도 5 내지 도 7은 카스(CAS) 레이턴시가 각각 1.5, 2, 2.5인 독출 모드에서, 도 3 및 도 4에 관련되는 제어 신호 및 주요 단자에서의 신호들의 타이밍도이다.
도 8은 도 2의 버스트 카운터를 나타내는 회로도이다.
도 9는 도 8의 예비 카운터를 나타내는 구체적인 회로도이다.
도 10은 도 8의 주 카운터들을 나타내는 구체적인 회로도이다.
도 11은 도 2의 기입 제어부를 나타내는 구체적인 회로도이다.
도 12는 도2 의 버스트 카운터와 관련되는 주요 신호들의 타이밍도이다.
도 13은 본 발명의 제1 실시예에 따른 DDR 모드의 독출시, 메모리 모듈의 외부 신호들의 타이밍도이다.
도 14는 본 발명의 제2 실시예에 따른 DDR 모드의 기입시, 메모리 모듈의 외부 신호들의 타이밍도이다.
도 15는 본 발명의 제2 실시예에 따른 다수 메모리 모듈 시스템을 개략적으로 나타내는 블락도이다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명의 일면은 동일한 데이터 버스 라인에 각각의 데이터를 출력하는 다수개의 메모리 모듈들을 가지는 시스템에 관한 것이다. 본 발명의 메모리 모듈 시스템은 소정의 연결 제어신호의 활성에 응답하여, 상기 메모리 모듈들 중에서 데이터가 입력 또는 출력되는 상기 메모리 모듈만 상기 데이터 버스 라인에 전기적으로 연결된다. 그리고 상기 연결 제어신호는 입력 또는 출력되는 상기 데이터의 버스트의 길이에 대응하는 활성화 폭을 가진다. 그리고 상기 연결 제어신호를 발생하는 제어신호 발생회로는 독출 제어부 및 기입 정보 발생부를 구비한다. 독출 제어부는 카스(CAS) 레이턴시 정보, 독출 명령 및 독출 데이터의 버스트 길이 정보를 입력하여, 독출 모드에서 지정된 버스트 길이의 데이터가 출력되는 동안에 활성하여 궁극적으로는 상기 연결 제어신호를 발생한다. 그리고 기입 정보 발생부는 기입 명령 및 기입 데이터의 버스트 길이 정보를 입력하여, 기입 모드에서 지정된 버스트 길이의 데이터가 입력되는 동안에 활성하여 궁극적으로는 상기 연결 제어신호를 발생한다.
상기와 같은 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 일면은 동일한 데이터 버스 라인에 각각의 데이터를 출력하는 다수개의 메모리 모듈들을 가지는 시스템의 데이터 입출력 방법에 관한 것이다. 본 발명의 데이터 입출력 방법은 상기 메모리 모듈들 중에서 데이터가 입출력되는 상기 메모리 모듈만을 상기 데이터 버스 라인에, 입출력되는 상기 데이터의 버스트의 길이에 대응하는 시간 동안에, 전기적으로 연결한다. 그리고 상기 연결은 데이터가 입출력되는 상기 메모리 모듈에서 발생되는 신호에 의하여 제어된다.
본 발명의 다수 메모리 모듈 시스템 및 데이터 입출력 방법에 의하면, 선택되는 메모리 모듈만을 데이터가 입출력되는 데이터의 버스트 길이 동안에 데이터 라인에 연결된다. 그러므로 데이터 핀당의 부하가 최소화되어, 데이터의 기입 및 독출 속도가 개선된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 다수 메모리 모듈 시스템을 개략적으로 나타내는 블락도이다. 이를 참조하면, 본 발명의 다수 메모리 모듈 시스템은 다수개의 메모리 모듈들을 가진다. 본 명세서에서는 설명의 편의를 위하여, 3개의 메모리 모듈들(111, 112, 113) 만이 도시된다. 제1 내지 제3 메모리 모듈들(111, 112, 113)은 자신이 선택되어, 데이터를 입출력할 때, 그 자신의 출력 데이터를 스위치부들(121, 122, 123)을 통하여 공통의 데이터 버스 라인 버스(131)으로 전송한다.
바람직하기로는, 전술한 스위치부에는, 대응하는 메모리 모듈로부터 데이터가 출력되는 출력단의 수에 대응하는 수의 스위치들이 내장된다. 그리고 내장된 스위치들을 통하여 출력되는 데이터가 데이터 라인 버스(1531)에 전송된다.
이때, 스위치부들(121,122,123) 각각은 대응하는 메모리 모듈로부터 데이터가 입출력될 때, 턴온된다. 그러나 대응하는 메모리 모듈로부터 데이터가 입출력되지 않는 경우에는, 각 스위치부들(121,122,123)은 턴오프된다. 예로서, 제1 메모리 모듈(111)이 선택되어, 제1 메모리 모듈(111)로/로부터 데이터가 입출력된다고 가정하자. 그러면, 제1 연결 제어신호(/FSE1)가 '로우'로 활성되어, 제1 스위치부(121)가 턴온된다. 따라서 제1 메모리 모듈(111)의 출력 데이터는, 제1 스위치부(121)를 통하여, 데이터 라인 버스(131)로 전송된다. 이때, 제2 내지 제3 연결 제어신호들(/FSE2, /FSE3)은 각각의 메모리 모듈(112, 113)의 외부에 배치되는 저항(R)을 통하여 외부 전원 전압(VDD)에 의하여 '하이'로 된다.
이에 대해 구체적으로 기술하면, 다음과 같다. 본 실시예에서 각 메모리 모듈의 외부에 배치되는 저항(R)는 비교적 큰 저항값을 가진다. 그러므로 제1 내지 제3 연결 제어신호들(/FSE1, /FSE2, /FSE3)의 전압 레벨은, 이들과 연결되는 메모리 모듈 내부의 신호에 의하여 결정된다. 그러나 제1 내지 제3 연결 제어신호들(/FSE1, /FSE2, /FSE3)과 연결되는 메모리 모듈 내부의 신호가 플로팅(floating) 상태이면, 제1 내지 제3 연결 제어신호들(/FSE1, /FSE2, /FSE3)의 전압 레벨은 메모리 모듈 외부에 배치되는 각각의 저항(R)을 통하여 외부 전원 전압(VDD)로 되어 '하이'가 된다. 즉, 제1 메모리 모듈(111)이 선택되는 경우에는, 제2 내지 제3 연결 제어신호들(/FSE2, /FSE3)은 '하이'로 된다.
그리고 제2 내지 제3 연결 제어신호들(/FSE2, /FSE3)은 '하이'로 비활성되어 제2 내지 제3 스위치들(122, 123)을 턴오프시킨다. 따라서 메모리 모듈(112,113)의 데이터 핀의 부하는 데이터 버스 라인(131)으로부터 분리된다.
이와 같이 선택되는 메모리 모듈을 제외한 나머지 메모리 모듈들은 데이터 라인(131)과 분리됨으로써, 데이터 버스 라인(131)의 부하는 감소될 수 있다.
바람직하기로는 제1 내지 제3 연결 제어신호들(/FSE1, /FSE2, /FSE3) 각각은 자신과 대응하는 메모리 모듈들(111, 112, 113)로부터 발생된다. 즉, 제1 내지 제3 연결 제어신호들(/FSE1, /FSE2, /FSE3)을 발생하는 제어신호 발생회로(111a, 112a, 113a)가, 대응하는 메모리 모듈들(111, 112, 113)의 내부에 구비된다. 그리고 제1 내지 제3 연결 제어신호들(/FSE1, /FSE2, /FSE3)의 활성화 구간은 입출력되는 데이터의 버스트(burst)의 길이(length)에 대응하여 결정된다.
또한 제1 내지 제3 연결 제어신호들(/FSE1, /FSE2, /FSE3)은, 데이터가 입력될 때, 메모리 모듈의 외부에서 데이터를 전송하는 컨트롤러에 의하여 발생되는 신호일 수도 있다.
도 2는 도 1에 도시되는 제어신호 발생회로(111a, 112a, 113a)를 나타내는 블락도이다. 전술한 바와 같이, 제어신호 발생회로(111a, 112a, 113a)들은 각 메모리 모듈 내에 배치된다. 본 명세서에서는, 설명의 편의를 위하여, 제1 내지 제3 연결 제어신호(/FSE1, /FSE2, /FSE3)를 대표적으로 /FSEi로 나타내고, 단순히 '연결 제어신호'라 칭한다.
도 2를 참조하면, 제어신호 발생회로는 독출 제어부(201), 제어신호 발생부(203), 기입 제어부(205) 및 버스트 카운터(207)를 구비한다.
독출 제어부(201)는 CAS 레이턴시 신호들(CL1.5, CL2), 독출 명령 신호(PCR), 독출 스트로브 신호(PTRSTDSB)를 입력하여, 독출 제어신호(/FSEB_RD)를 발생한다. 여기서, CAS 레이턴시 신호들(CL1.5, CL2)은 /CAS 레이턴시 정보를 포함하는 신호이고, 독출 명령 신호(PCR)는 독출 명령이 발생하여 독출 모드로 진입함을 나타내는 신호이다. 독출 스트로브 신호(PTRSTDSB)는 독출되는 데이터의 버스트 길이 정보를 포함하는 신호로서, 바람직하기로는, 기입 제어부(205)에 입력되는 버스트 신호들(BL2, BL4, BL8)의 정보들을 포함하는 신호이다.
그리고 독출 제어신호(/FSEB_RD)는 독출 모드에서 출력되는 데이터의 버스트 길이에 대응하여 활성한다. 독출 제어부(201)는, 후술되는 도 3을 참조하여, 구체적으로 기술된다.
제어신호 발생부(203)는 독출 제어신호(/FSEB_RD) 및 기입 제어신호(/FSEB_WR)에 응답하여, 연결 제어신호(/FSEi)를 제공한다. 기입 제어신호(/FSEB_WR)는 기입 제어부(205)에서 제공되는 신호로서, 후술되는 바와 같이, 기입 모드에서 입력되는 데이터의 버스트 길이에 대응하여 활성하는 신호이다. 따라서, 연결 제어신호(/FSEi)는 독출 모드에서는 독출 제어신호(/FSEB_RD)에 응답하여 활성하고, 기입 모드에서 기입 제어신호(/FSEB_WR)에 응답하여 활성한다. 제어신호 발생(203)는, 후술되는 도 4를 참조하여, 구체적으로 기술된다.
기입 제어부(205)는 버스트 신호들(BL2, BL4, BL8) 및 제1 내지 제2 기입 명령 신호들(PWA, PWR)을 입력하여, 기입 제어신호(/FSEB_WR) 및 카운터 제어신호(PFSE)를 발생한다. 여기서, 버스트 신호들(BL2, BL4, BL8)은 기입되는 데이터의 버스트 길이에 대한 정보를 포함하는 신호이다. 제1 기입 명령 신호(PWA)는 기입 명령에 응답하여, 메모리 모듈이 기입 모드에 진입됨을 나타내는 펄스이다. 그리고 제2 기입 명령 신호(PWR)는, 메모리 모듈이 계속 기입 모드 상태에 있음을 나타내는 신호이다.
기입 제어신호(/FSEB_WR)는 기입 모드에서 데이터가 입력되는 데이터의 버스트 길이에 대응하는 구간 동안에 활성하는 신호로서, 제어신호 발생부(203)에 제공된다. 그리고 카운터 제어신호(PFSE)는 버스트 카운터(207)에 제공되는 신호로서, 기입 명령 신호가 발생한 후의 첫 번째로 발생하는 반전 클락 신호(CLKBT)에 응답하여 활성되며, 지정된 수의 데이터가 입력된 후에 비활성된다. 여기서, 반전 클락 신호(CLKBT)는 외부에서 입력되는 클락 신호(CLK, 미도시)의 반전 신호이다. 기입 제어부(205)는, 후술되는 도 11을 참조하여, 구체적으로 기술된다.
버스트 카운터(207)는 카운터 제어신호(PFSE)의 활성에 응답하여 인에이블된다. 버스트 카운터(207)는 제1 기입 명령 신호(PWA), 데이터 스트로브 신호(PDS)를 입력하여, 입력되는 데이터의 수를 카운팅한다. 그리고 입력된 데이터의 수를 나타내는 카운팅 신호(FSECNTi, i=0~2)는 기입 제어부(205)에 제공된다. 데이터 스트로브 신호(PDS)는 데이터가 입력되었음을 나타내는 신호로서, 메모리 모듈의 외부에서 입력되는 외부 데이터 스트로브 신호(/DS)에 의하여 형성되는 신호이다. 데이터 스트로브 신호(PDS)는 구체적으로, 이중 데이터 율(DDR: Double Data Rate) 모드에서는 한번의 천이에 의하여 하나의 데이터가 입력 또는 출력됨을 나타낸다. 그러나, 본 명세서의 실시예의 작용은, 설명의 편의상, DDR 모드에 대해서 기술된다.
그리고 카운팅 신호(FSECNTi, i=0~2)의 조합은 이미 입력된 데이터의 수를 나타낸다. 버스트 카운터(207)는, 후술되는 도 8을 참조하여, 구체적으로 기술된다.
도 2에 도시된 독출 제어부(201) 및 제어신호 발생부(203)으로써, 독출 모드에서 연결 제어신호(/FSEi)를 발생하는 제어신호 발생회로가 구현될 수 있다.
기입 제어부(205)와 버스트 카운터(207)로써, 기입 모드에서 데이터 버스트가 입력되는 구간 동안에 활성하는 기입 제어신호(/FSEB_WR)를 발생하는 기입 정보 발생부(209)가 구현될 수 있다.
그리고 도 2에 도시된 기입 정보 발생부(209)와 제어신호 발생부(203)으로써, 기입 모드에서 연결 제어신호(/FSEi)를 발생하는 제어신호 발생회로가 구현될 수 있다.
도 3은 도 2의 독출 제어부(201)을 나타내는 도면이다. 이를 참조하면, 상기 독출 제어부(201)는 제1 레이턴시 응답부(301), 제2 레이턴시 응답부(303), 제1 전송부(309), 제1 래치부(307), 제2 전송부(305) 및 제2 래치부(311)를 구비한다.
제1 레이턴시 응답부(301)는 소정의 레이턴시 길이보다 짧은 CAS 레이턴시를 가지는 동작에서 인에이블된다. 본 발명의 바람직한 실시예에 의하면, CAS 레이턴시가 1.5인 경우에는 제1 레이턴시 응답부(301)가 인에이블된다.
제1 레이턴시 응답부(301)는 구체적으로 논리 게이트(301a) 및 구동 트랜지스터(301b)를 구비한다. 논리 게이트(301a)는 CAS 레이턴시가 1.5임을 알리는 CL1.5에 활성에 의하여 인에이블되고, 독출 명령 신호(PCR)에 응답한다. 독출 명령 신호(PCR)는 독출 명령이 발생한 후의 첫 번째 클락에 응답하여 활성하며, 1 클락 주기 동안 활성 상태를 유지한다. 구동 트랜지스터(301b)는 논리 게이트(301a)의 출력 신호(301n)에 의하여 게이팅된다. 그러므로 구동 트랜지스터(301b)는 독출 명령 신호(PCR)의 활성에 응답하여 제1 래치부(307)로 출력 신호를 발생한다. 바람직하기로는 논리 게이트(301a)는 낸드 게이트이며, 구동 트랜지스터(301b)는 피모스 트랜지스터이다.
그리고 CAS 레이턴시가 2 이상인 경우에는, 제2 레이턴시 응답부(303)가 인에이블된다. 그리고 제2 레이턴시 응답부(303)의 출력 신호(N304)는 독출 스트로브 신호(PTRSTDSB)의 활성에 의하여 '하이'로 유지된다. 제2 레이턴시 응답부(303)는 구체적으로 논리 게이트들(303a, 303b)를 구비한다. 논리 게이트(303a)는 CAS 레이턴시가 2임을 알리는 CL2에 활성에 의하여 인에이블되고, 독출 명령 신호(PCR)에 응답한다. 그리고 논리 게이트(303b)는 논리 게이트(303a)의 출력 신호(303n)에 의하여 인에이블되어, 독출 스트로브 신호(PTRSTDSB)에 응답한다. 바람직하기로, 논리 게이트들(303a, 303b)는 낸드 게이트들이다.
제2 전송부(305)는 제1 클락 신호(CLK_SM)에 응답하여 제2 레이턴시 응답부(303)의 출력 신호(N304)를 전송한다. 제1 래치부(307)은 제1 레이턴시 응답부(301)의 출력 신호 또는 제2 전송부(305)에 의하여 전송된 제2 레이턴시 응답부(303)의 출력 신호(N304)를 래치한다. 제1 전송부(309)는 제2 클락 신호(CLK_FM)에 응답하여 제1 래치부(307)에 의하여 래치된 신호를 전송한다. 제2 래치부(311)은 제1 전송부(309)에 의하여 전송된 신호(N306)를 래치하여, 독출 제어신호(/FSEB_RD)로서 출력한다.
여기서, 제1 및 제2 클락 신호(CLK_SM, CLK_FM)는 외부에서 입력되는 클락 신호(CLK)의 상승 천이 및 하강 천이에 각각 응답하여, 펄스로서 발생되는 신호이다. 제1 및 제2 클락 신호(CLK_SM, CLK_FM)는 데이터가 출력되는 타이밍을 제어하는 신호로서, 클락 신호(CLK)에 대하여 도 5 내지 도 7에 도시된 바와 같은 타이밍을 가진다.
이와 같은 타이밍을 가지는 제1 및 제2 클락 신호(CLK_SM, CLK_FM)를 발생하는 회로의 구현은 당업자에게는 자명한 것이므로, 이에 대한 자세한 기술은 본 명세서에서 생략된다.
도 4는 도 2의 제어신호 발생부(203)를 나타내는 도면이다. 이를 참조하면, 제어신호 발생부(203)는 낸드 게이트(401), 피모스 트랜지스터(403) 및 앤모스 트랜지스터(405)를 구비한다.
낸드 게이트(401)은 독출 제어신호(/FSEB_RD), 기입 제어신호(/FSEB_WR) 및 제1 기입 명령 신호(PWA)의 반전 신호를 입력 신호로 한다. 즉, 낸드 게이트(401)는 제1 기입 명령 신호(PWA)에 의하여 인에이블되어, 독출 제어신호(/FSEB_RD) 또는 기입 제어신호(/FSEB_WR)에 응답하는 논리 게이트로서 작용한다.
앤모스 트랜지스터(405)는 낸드 게이트(401)의 출력 신호에 의하여 게이팅된다. 그러므로, 앤모스 트랜지스터(405)는 독출 제어신호(/FSEB_RD) 또는 기입 제어신호(/FSEB_WR)에 응답하여, 연결 제어신호를 구동시키는 구동 트랜지스터로서 작용한다.
피모스 트랜지스터(403)는 소스와 게이트 단자가 공통 접합된다. 그리고 피모스 트렌지스터(403)의 드레인 단자와 앤모스 트랜지스터(405)의 드레인 단자는 공통 접합되어 연결 제어신호(/FSEi)를 발생한다.
따라서, 독출 제어신호(/FSEB_RD) 및 기입 제어신호(/FSEB_WR)가 모두 '하이'이며 제1 기입 명령 신호(PWA)가 '로우'인 프리차아지 상태에서는, 낸드 게이트(401)의 출력 신호가 '로우'로 된다. 이때, 앤모스 트랜지스터(405)도 '턴오프'된다. 그리고 연결 제어신호(/FSEi)는 메모리 모듈의 외부에서 저항(R)을 통하여 연결된 외부 전원 전압(VDD)에 의하여 '하이' 상태가 된다.
전술한 바와 같이, 독출 제어부(201) 및 제어신호 발생부(203)로서, 독출 모드에서 연결 제어신호를 발생하는 제어신호 발생회로가 구현될 수 있다.
도 5 내지 도 7은 CAS 레이턴시가 각각 1.5, 2, 2.5인 독출 모드에서, 도 3 및 도 4에 관련되는 제어 신호 및 주요 단자에서의 신호들의 타이밍도이다. 이때, 데이터 버스트 길이는 모두 4로 가정한다. 그리고 바람직한 실시예의 메모리 모듈은 D 모드로 동작함을 가정하고 기술된다.
도 3, 도 4 및 도 5를 참조하여, CAS 레이턴시가 1.5일 때의 독출 제어부(201)의 동작을 기술하면, 다음과 같다. CAS 레이턴시 신호 CL1.5의 논리 상태는 '하이'이고, CAS 레이턴시 신호 CL2의 논리 상태는 '로우'이다. 그리고 도 5에서 /READ가 '로우'로 활성화됨은 독출 명령이 발생함을 나타낸다.
독출 명령 신호(PCR)는, 독출 명령이 발생된 후 첫 번째 클락 신호(CLK1)의 상승 단부에 응답하여, 1 클락 주기 동안 활성한다. 그러므로 제1 레이턴시 응답부(301)의 출력 신호는 독출 명령 신호(PCR)에 의하여 '하이'로 되고, 제1 래치부(307)에 의하여 '하이'로 래치된다. 즉, 제1 레이턴시 응답부(301)의 출력 신호(N306)는 독출 명령이 발생되면, 클락 신호와 관계없이, 제1 래치부(307)에 의하여 '하이'로 래치된다.
독출 스트로브 신호(PTRSTDSB)는 독출 명령 신호의 활성에 응답하여 '로우'로 활성되고, 데이터의 버스트 길이에 해당하는 주기가 경과된 후에 '하이'로 비활성한다. 제2 레이턴시 응답부(303)의 출력 신호(N304)는, 제1 클락 신호(CLK_SM)에 응답하여 '턴온'되는 제2 전송부(305)에 의하여, 제1 래치부(307)로 전송된다.
그러므로, 비록 독출 명령 신호(PCR)가 '로우'로 비활성되더라도 독출 스트로브 신호(PTRSTDSB)가 '로우'로 활성하는 동안에는, 제1 래치부(307)의 입력단자(N306)은 '하이'로 유지된다.
그리고 제1 래치부(307)에 의하여 래치된 데이터는, 제2 클락 신호(CLK_FM)에 응답하여 '턴온'되는 제1 전송부(309)에 의하여, 제2 래치부(311)로 전송된다. 제2 래치부(311)의 출력 신호는 독출 제어신호(/FSEB_RD)와 연결된다.
따라서, 독출 제어신호(/FSEB_RD)는 궁극적으로 독출 명령의 발생에 응답하여 '로우'로 활성되었다가, 버스트 길이에 해당하는 주기가 경과된 후에 '하이'로 비활성된다. 즉, 독출 제어신호(/FSEB_RD)의 활성화 폭은 버스트 길이에 상당한다.
독출 모드에서, 제1 기입 명령 신호(PWA)는 '로우' 상태를, 기입 제어신호(/FSEB_WR)은 '하이' 상태를 유지한다. 따라서 독출 모드에서는 연결 제어신호(/FSEi)의 활성은 독출 제어신호(/FSEB_RD)의 활성에 따르게 된다.
본 발명에 바람직한 실시예에서, CAS 레이턴시가 1.5인 경우에, 제1 래치부(307)의 입력 신호(N306)가 클락 신호와 무관하게 활성되고 독출 스트로브 신호(PTRSTDSB)에 의하여 활성 상태를 유지한다. 이와 같이, 회로를 구현하는 이유는 다음과 같다. 즉, CAS 레이턴시가 1.5로 짧음에도 불구하고, 독출 제어신호(/FSEB_RD)가 제1 클락 신호(CLK_SM)에 응답하여 활성되도록 구현된다면, 연결 제어신호(/FSEi)는 데이터 버스트 중에서 첫 번째 데이터가 독출될 때까지도 활성되지 않는 오동작이 발생할 수 있기 때문이다.
도 3, 도 4 및 도 6를 참조하여, CAS 레이턴시가 2일 때의 독출 제어부(201)의 동작을 기술하면, 다음과 같다. CAS 레이턴시 신호 CL2의 논리 상태는 '하이'이고, CAS 레이턴시 신호 CL1.5의 논리 상태는 '로우'이다. 그러므로, 제1 레이턴시 응답부(301)의 출력 신호는 독출 명령 신호(PCR)에 응답하지 않는다.
제2 레이턴시 응답부(303)의 출력 신호(N304)는 독출 명령 신호(PCR)의 활성에 응답하여 '하이'로 활성되며, 제1 클락 신호(CLK_SM)의 활성에 응답하여 제1 래치부(307)로 전송된다. 그리고 독출 스트로브 신호(PTRSTDSB)의 활성과 계속되는 제1 클락 신호(CLK_SM)의 활성에 응답하여, 제1 래치부(307)의 입력 신호(N306)의 논리 상태는 '하이'로 유지된다.
따라서, 독출 제어신호(/FSEB_RD)는, CAS 레이턴시가 1.5인 경우와 마찬가지로, 독출 명령의 발생에 응답하여 '로우'로 활성되고, 버스트 길이에 해당하는 주기가 경과된 후에 '하이'로 비활성된다. 즉, 독출 제어신호(/FSEB_RD)는 버스트 길이에 상당하는 활성화 폭을 가진다.
도 3, 도 4 및 도 7을 참조하여, CAS 레이턴시가 2 보다 큰 값일 때의 독출 제어부(201)의 동작을 기술하면, 다음과 같다. CAS 레이턴시 신호 CL1.5 및 CL2의 논리 상태는 '로우'이다. 그러므로 제2 레이턴시 응답부(303)의 출력 신호(N304)는 독출 스트로브 신호(PTRSTDSB)가 '로우'로 활성화 된 이후에 '하이'가 된다. 그리고 제2 레이턴시 응답부(303)의 출력 신호(N304)는 제1 클락 신호(CLK_SM)의 활성에 응답하여 제1 래치부(307)로 전송된다. 그리고 제1 래치부(307)의 입력 신호(N306)는, 독출 스트로브 신호(PTRSTDSB)가 '하이'로 비활성하면, '로우'로 된다. 따라서, 독출 제어신호(/FSEB_RD)는, CAS 레이턴시가 1.5 또는 2인 경우와 달리, 독출 스트로브 신호(PTRSTDSB)에 활성 및 비활성된다.
전술한 바와 같이, 본 발명의 바람직한 실시예에 의한 제어신호 발생회로는 독출 모드에서 메모리 모듈로부터 데이터가 독출되는 버스트 길이에 대응하여 활성하는 연결 제어신호를 발생한다. 그리고 연결 제어신호에 의하여 선택되는 메모리 모듈만을 데이터가 출력되는 데이터의 버스트 길이 동안에 데이터 라인에 연결한다.
도 8은 도 2의 버스트 카운터(207)를 나타내는 회로도이다. 도 8에는 8개까지의 데이터 버스트를 카운팅할 수 있는 버스트 카운터가 예로서 기술된다. 도 8에 도시된 버스트 카운터(207)는 1개의 예비 카운터(807) 및 2개의 주 카운터들(803, 805)를 구비한다.
예비 카운터(807) 및 주 카운터들(803, 805)은 카운터 제어신호(PFSE)의 활성에 의하여 리셋된다. 즉, 기입 명령이 발생하여 카운터 제어신호(PFSE)가 '하이'로 활성하면, 예비 카운터(807) 및 주 카운터들(803, 805)은 리셋된다. 그리고 예비 카운터(807) 및 주 카운터들(803, 805)의 출력 신호인 제1 내지 제3 카운팅 신호들(FSECNT0~2)는 '로우'로 리셋된다.
전술한 바와 같이, 데이터 스트로브 신호(PDS)는 DDR 모드에서 상승 및 하강 천이시에, 외부에서 데이터가 입력됨이 나타난다. 본 명세서에서는 DDR 모드에서의 버스트 카운터(207)의 구성 및 작용이 예로서 기술된다.
본 실시예에서, 데이터 스트로브 신호(PDS)의 상승 및 하강시에 데이터가 입력되며, 계속하여 데이터 스트로브 신호(PDS)가 위상 천이를 반복하면 데이터가 계속적으로 입력된다. 제1 카운팅 신호(FSECNT0)는 입력되는 데이터 스트로브 신호의 하강 단부마다, 위상 천이를 수행한다. 그리고 제2 내지 제3 카운팅 신호(FSECNT1~2)는 주 카운터(803, 805)의 캐리(CARRYB)가 '로우'로 활성된 상태에서, 매 2개의 데이터가 입력될 때마다, 위상 천이를 반복한다.
도 8을 참조하면, 주 카운터(805)의 캐리(CARRYB)는 제1 카운팅 신호(FSECNT0)가 '하이'의 상태일 때, '로우'로 활성한다. 그리고 주 카운터(803)의 캐리(CARRYB)는 제1 및 제2 카운팅 신호(FSECNT0~1)가 모두 '하이'의 상태일 때, '로우'로 활성한다. 도 8의 예비 카운터(807) 및 주 카운터(803, 805)는 계속되는 도 9 및 도 10을 참조하여 구체적으로 기술된다.
도 9는 도 8의 예비 카운터(807)를 나타내는 구체적인 회로도이다. 이를 참조하면, 예비 카운터(807)는 제1 내지 제2 전송부(901, 905), 제1 내지 제2 래치부(903, 907) 및 노아 게이트(909)를 구비한다. 노아 게이트(909)는 리셋 신호(FSESET)와 데이터 스트로브 신호(PDS)의 반전신호(PDSB)를 논리합하여 반전한다. 여기서 리셋 신호(FSESET)는 카운터 제어신호(PFSE)와 연결된다. 따라서 리셋 신호(FSESET)가 '로우'로 디스에이블되면, 예비 카운터(807)는 인에이블되어 PDSB의 위상 천이에 응답한다. 즉, PDSB가 '하이'에서 '로우'로 위상 천이하면, 제1 전송부(901)가 '턴온'된다. 그리고 PDSB가 '로우'에서 '하이'로 위상 천이하면, 제2 전송부(905)가 '턴온'된다.
그러므로 PDSB가 다시 비활성될 때마다, 제1 카운팅 신호(FSECNT0)는 위상 천이를 반복한다.
도 10은 도 8의 주 카운터들(803, 805)을 나타내는 구체적인 회로도이다. 본 발명의 바람직한 실시예에 의하면, 주 카운터들(803, 805)는 서로 동일한 구성으로 구현된다. 따라서 본 명세서에서는, 설명의 편의상, 주 카운터들(803, 805)의 출력 신호인 제2 및 제3 카운팅 신호(FSECNT1~2)는 단순히 카운팅 신호(FSECNTi)로 표시된다.
주 카운터는 도 9에 도시된 예비 카운터(807)와 거의 동일한 구성 및 작용을 가진다. 다만, 노아 게이트(1009)는 3개의 입력단자를 가지는데, 입력 단자에는 리셋 신호(FSESET)와 PDSB 및 캐리(CARRYB)가 연결된다. 따라서 리셋 신호(FSESET)와 캐리(CARRYB)가 '로우'인 상태에서, 예비 카운터(807)는 인에이블되어 PDSB의 위상 천이에 응답한다. 즉, 리셋 신호(FSESET)와 캐리(CARRYB)가 모두 '로우'인 상태에서, PDSB가 비활성될 때마다, 카운팅 신호(FSECNTi)는 위상 천이를 반복한다.
도 11은 도 2의 기입 제어부(205)를 나타내는 구체적인 회로도이다. 이를 참조하면, 기입 제어부(205)는 카운팅 응답부(1101), 래치부(1103) 및 카운터 제어신호 발생부(1105)를 구비한다.
카운팅 응답부(1101)는 입력되는 데이터의 데이터 버스트를 지정한다. 그리고 카운팅 응답부(1101)는, 지정된 수의 데이터의 입력이 완료되었을 때, 그 출력 신호(N1102)의 위상을 천이한다.
래치부(1103)는 제1 기입 명령 신호(PWA)가 '하이'로 활성하면, 인에이블되어 카운팅 응답부(1101)의 출력 신호(N1102)에 응답한다. 그리고 제2 기입 명령 신호(PWR)가 '하이'로 되면, 래치부(1103)의 출력 신호(N1104)는 '하이'로 래치된다. 이때, 래치부(1103)의 출력 신호(N1104)의 반전 신호와 연결되는 기입 제어신호(/FSEB_WR)는 '로우'로 활성한다. 그리고 제1 기입 명령 신호(PWA)가 '로우'로 되더라도, 래치부(1103)의 출력 신호(N1104)는 계속 '하이'를 유지한다.
그리고 계속하여 제2 기입 명령 신호(PWR)가 '하이'인 상태에서, 지정된 수의 데이터가 입력되어 카운팅 응답부(1101)의 출력 신호(N1102)가 '로우'로 위상 천이를 하면, 래치부(1103)의 출력 신호(N1104)는 '로우'로 되고, 기입 제어신호(/FSEB_WR)는 '하이'로 비활성한다.
카운터 제어신호 발생부(1105)는 구체적으로 제1 내지 제2 전송부(1105a, 1105c) 및 제1 내지 제2 래치(1105b, 1105d)를 구비한다. 제1 전송부(1105a)는 반전 클락 신호(CLKBT)의 하강 천이에 응답하여 래치부(1103)의 출력 신호(N1104)를 전송한다. 그리고 제1 래치(1105b)는 제1 전송부(1105a)에 의하여 전송된 신호를 래치한다. 제2 전송부(1105c)는 반전 클락 신호(CLKBT)의 상승 천이에 응답하여 제1 래치(1105a)의 출력 신호를 전송한다. 그리고 제2 래치(1105d)는 제2 전송부(1105c)에 의하여 전송된 신호를 래치하여, 카운터 제어신호(PFSE)를 발생한다. 여기서, 반전 클락 신호(CLKBT)는 외부에서 입력되는 클락 신호(CLK)의 반전 신호이다.
도 12는 기입 모드에서 도 2 및 도 8 내지 도 11의 버스트 카운터와 관련되는 주요 신호들의 타이밍도이다. 도 12에는 DDR 모드에서 데이터 버스트가 8인 경우가 대표적으로 도시된다. 도 12를 참조하여, 기입 제어부(205), 버스트 카운터(207) 및 버스트 카운터(207)의 예비 카운터(807) 및 주 카운터(803, 805)의 동작이 기술된다.
데이터 버스트가 8이므로, 버스트 신호 BL8은 '하이'이고, 버스트 신호 BL2 및 BL4는 '로우'이다. 그리고 DDR 모드이므로, 데이터 스트로브 신호(PDS)의 매 위상 천이시는 데이터가 입력됨을 나타낸다.
먼저, 제1 기입 명령 신호(PWA)가 '하이'로 되면(t1), 래치부(1103)의 출력 신호(N1104)는 '하이'로 래치되고, 기입 제어신호(/FSEB_WR)은 '로우'로 활성된다. 그리고 제2 기입 명령 신호(PWR)의 '하이'로의 활성되고 데이터 스트로브 신호(PDS)가 4번의 활성 및 비활성의 수행을 완료하면 즉, 8개의 데이터의 입력이 완료되면, 제1 및 제2 카운팅 신호(FSECNT0~1)가 '로우'로 되고 제3 카운팅 신호(FSECNT2)는 '하이'로 된다.
이때 카운팅 응답부(1101)의 출력 신호(N1102)는 '하이'에서 '로우'로 위상 천이하고, 래치부(1103)의 출력 신호(N1104)는 '로우'로 된다. 그리고 기입 제어 신호(/FSEB_WR)는 '하이'로 비활성한다. 그리고 계속하여 반전 클락 신호의 '하이'로의 상승 천이에 응답하여, 카운터 제어신호(PFSE)가 '로우'로 비활성된다. 그리고 예비 카운터(807) 및 주 카운터(803, 805)가 리셋되어, 제1 내지 제3 카운팅 신호(FSECNT0~2)가 모두 '로우'로 된다.
그리고 다시 도 4를 참조하면, 기입 모드에서 연결 제어 신호(/FSEi)는 기입 제어신호(/FSEB_WR)에 응답하여 활성 및 비활성한다. 이 때 독출 제어신호(/FSEB_RD)는 기입 모드에서 '하이'로 비활성 상태를 유지한다.
도 13은 본 발명의 제1 실시예에 따른 DDR 모드의 독출시, 메모리 모듈의 외부 신호들의 타이밍도이다. 이를 참조하면, 도 13에는 CAS 레이턴시가 2이고, 버스트 길이가 4인 경우의 예가 개시된다.
독출 명령이 입력된 후(즉, 신호 /READ가 활성된 후)에 소정의 프리앰블(Pre-Amble) 구간(1 클락)이 경과하면, 외부 데이터 스트로브 신호(/DS)가 '로우'로 인에이블된다. 그리고 연결 제어신호(/FSEi)가 '로우'로 인에이블되어, 액티브된 메모리 모듈에 연결된 스위치부(121, 122, 123, 도 1 참조)를 '턴온'시킨다. 그리고 메모리 모듈에서 첫 번째 데이터가 출력된 후, 출력된 데이터는 데이터 라인 버스(131, 도1 참조)에 전달된다. 그리고 버스트 길이 만큼의 데이터 중에서 마지막 데이터가 출력되기 시작 후로부터 포스트 앰블(Post-Amble) 구간(1/2 클락)이 경과하면, 외부 데이터 스트로브 신호(/DS)가 고 임피던스(Hi-Impedance) 상태로 된다. 이때 연결 제어신호(/FSEi) 역시 '로우'에서 '하이'로 디스에이블되어 스위치부(121, 122, 123)를 '턴오프'시킨다.
도 14는 본 발명의 제2 실시예에 따른 DDR 모드의 기입시, 메모리 모듈의 외부 신호들의 타이밍도이다. 이를 참조하면, 도 14에는, 버스트 길이가 4인 경우의 예가 개시된다.
기입 명령이 입력되면(즉, 신호 /WRITE가 활성되면), 약 1/4 클락 후에, 연결 제어신호(/FSEi)가 '로우'로 인에이블된다. 그리고 액티브된 메모리 모듈은 데이터 버스 라인(131, 도 1 참조)을 통하여 컨트롤러(미도시)로부터 버스트 길이 만큼의 데이터를 수신한다. 그리고 마지막 데이터가 수신되기 시작한 후로부터 데이터 홀딩 타임(tDH, data holding time)이 경과하면, 연결 제어신호(/FSEi)는 '로우'에서 '하이'로 디스에이블되어 스위치부(121, 122, 123)를 '턴오프'시킨다.
전술한 바와 같이, 본 발명의 바람직한 실시예에 의한 제어신호 발생회로는 기입 모드에서 데이터가 기입되는 버스트 길이에 대응하여 활성하는 연결 제어신호를 발생한다. 그리고 연결 제어신호에 의하여 선택되는 메모리 모듈만을 데이터가 입력되는 데이터의 버스트 길이 동안에 데이터 라인에 연결한다.
도 15는 본 발명의 제2 실시예에 따른 다수 메모리 모듈 시스템을 개략적으로 나타내는 블락도이다. 도 15의 제2 실시예에 따른 다수 메모리 모듈 시스템의 구성 및 작용은 도 1의 실시예와 거의 동일하다. 다만, 도 1의 스위치부(121, 122, 123)에 대응하는 스위치부들(1511a, 1512a, 1513a)이 메모리 모듈들(1511, 1512, 1513) 내에 내장된다는 점에서 차이가 있다.
도 15에서 도시된 바와 같이, 각 메모리 모듈 내에는 다수개의 동기식 디램(SDRAM:Synchronous DRAM)이 내장된다. 또한 각 메모리 모듈 내에는 각 SDRAM에 대응하여 스위치부들(1511b, 1512b, 1513b)이 내장된다. 그리고 스위치부들을 제어하는 연결 제어신호들(/FSE11, /FSE21, /FSE31)은 메모리 모듈을 구성하는 SDRAM에서 생성된다. 본 명세서에서는, 설명의 편의를 위하여, 다수개의 SDRAM중에서 맨 앞에 도시된 SDRAM에 대응하는 스위치부(1511b, 1512b, 1513b)를 제어하는 연결 제어신호(/FSE11, /FSE21, /FSE31)와 데이터의 흐름만을 도시한다. 도 15에는 미도시되었지만, 나머지 SDRAM들에 대해서도 마찬가지로 대응하는 스위치부들이 존재하고, 또한 스위치부들을 제어하는 연결 제어신호들도 대응하는 SDRAM에서 발생한다.
바람직하기로는, 전술한 스위치부에는, 대응하는 SDRAM으로부터 데이터가 출력되는 출력단의 수에 대응하는 수의 스위치들이 내장된다. 그리고 내장된 스위치들을 통하여 출력되는 데이터가 데이터 라인 버스(1531)에 전송된다.
그리고 제어신호 발생회로(1511a, 1512a, 1513a)의 구체적인 구성과 동작은 도 2 내지 도14에 도시된 도 1의 제1 실시예에 따른 제어신호 발생회로(111a, 112a, 113a)의 구성 및 동작과 동일하다. 그러므로, 본 명세서에서는 제어신호 발생회로(1511a, 1512a, 1513a)의 구성과 동작에 대한 자세한 기술은 생략된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
본 명세서의 스위치들이 SDRAM의 외부에 배치되는 경우만이 예로서 기술되었으나, SDRAM의 내부에 배치될 수도 있다. 그리고 SDRAM은 DRAM, SRAM 등의 다른 집적 메모리 회로 장치들이 적용될 수도 있다.
본 명세서에서는 DDR 모드에서 1개의 예비 카운터와 2개의 주 카운터를 사용하여, 8개의 데이터를 카운팅하는 카운터 회로가 예로서 기술되었다. 그러나, 주 카운터의 수를 확장함으로써, 카운팅되는 데이터의 수가 확장가능하다는 사실은 당업자에는 자명하다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 다수 메모리 모듈 시스템 및 데이터 입출력 방법에 의하면, 선택되는 메모리 모듈만을 데이터가 입출력되는 데이터의 버스트 길이 동안에 데이터 라인에 연결함으로써, 데이터 핀당의 부하를 최소화함으로써 데이터의 기입 및 독출 속도를 개선한다.

Claims (35)

  1. 동일한 데이터 버스 라인에 각각의 데이터를 출력하는 다수개의 메모리 모듈들을 가지는 시스템에 있어서,
    상기 데이터 버스 라인;
    출력되는 데이터의 버스트 길이에 대응하는 활성화 폭을 가지는 연결 제어 신호를 발생하는 제어신호 발생 회로를 각각 포함하는 상기 다수개의 메모리 모듈; 및
    상기 연결 제어신호의 활성에 응답하여, 데이터가 출력되는 상기 메모리 모듈의 출력단을 상기 데이터 버스 라인에 전기적으로 연결하는 다수개의 스위치부들을 구비하며,
    상기 제어신호 발생회로는
    카스(CAS) 레이턴시 정보, 독출 명령 신호 및 독출 데이터의 버스트 길이 정보를 입력하여, 독출 모드에서 지정된 버스트 길이의 데이터가 출력되는 동안에 활성하여 궁극적으로는 상기 연결 제어신호를 발생하는 독출 제어부를 구비하는 것을 특징으로 하는 메모리 모듈 시스템.
  2. 제1항에 있어서, 상기 독출 제어부는
    제1 CAS 레이턴시에서 인에이블되는 제1 레이턴시 응답부;
    제2 CAS 레이턴시에서 인에이블되는 제2 레이턴시 응답부;
    상기 제1 레이턴시 응답부의 출력 신호 또는 상기 제2 레이턴시 응답부의 출력 신호를 래치하는 제1 래치부; 및
    외부 클락 신호에 동기하는 제1 내부 클락 신호에 응답하여, 상기 제1 래치부에 래치된 신호를 전송하여 궁극적으로 상기 독출 제어신호를 발생하는 제1 전송부를 구비하는 것을 특징으로 하는 메모리 모듈 시스템.
  3. 제2항에 있어서, 상기 제1 CAS 레이턴시는 1.5이며, 상기 제2 CAS 레이턴시는 2인 것을 특징으로 하는 메모리 모듈 시스템.
  4. 제2항에 있어서, 상기 제1 레이턴시 응답부는
    상기 제1 CAS 레이턴시 및 소정의 독출 명령 신호의 활성에 응답하는 논리 게이트; 및
    상기 논리 게이트의 출력 신호에 의하여 응답하여 상기 제1 래치부로 출력 신호를 구동하는 구동 트랜지스터를 구비하는 것을 특징으로 하는 메모리 모듈 시스템.
  5. 제2항에 있어서, 상기 제2 레이턴시 응답부는
    소정의 독출 스트로브 신호에 응답하는 논리 게이트를 구비하며,
    상기 독출 스트로브 신호는
    최소한 데이터의 버스트 길이에 해당하는 주기 동안에는 활성 상태를 유지하는 것을 특징으로 하는 메모리 모듈 시스템.
  6. 제2항에 있어서,
    상기 메모리 모듈은 외부의 클락 신호에 동기하며,
    상기 독출 제어부는
    상기 외부의 클락 신호에 동기하는 제2 내부 클락 신호에 응답하여, 상기 제2 레이턴시 응답부의 출력 신호를 상기 제1 래치부로 전송하는 제2 전송부; 및
    상기 제1 전송부에 의하여 전송된 신호를 래치하여 상기 독출 제어신호를 발생하는 제2 래치부를 더 구비하는 것을 특징으로 하는 메모리 모듈 시스템.
  7. 제1항에 있어서, 상기 연결 제어 신호는
    상기 제1 CAS 레이턴시 및 상기 버스트 길이 정보를 포함하는 독출 스트로브 신호에 의하여 활성상태를 유지하는 것을 특징으로 하는 메모리 모듈 시스템.
  8. 제3항에 있어서, 상기 연결 제어 신호는
    상기 제1 CAS 레이턴시 및 제2 CAS 레이턴시 보다 큰 제3 CAS 레이턴시에 대해서는, 버스트 길이 정보를 포함하는 독출 스트로브 신호의 활성에 응답하여 활성되는 것을 특징으로 하는 메모리 모듈 시스템.
  9. 제1항에 있어서, 상기 제어 신호 발생회로는
    상기 독출 제어부에서 출력되는 독출 제어 신호의 활성에 응답하는 상기 연결 제어신호를 발생하는 제어신호 발생부를 더 구비하는 것을 특징으로 하는 메모리 모듈 시스템.
  10. 제9항에 있어서, 상기 제어신호 발생부는
    상기 독출 제어신호에 응답하는 논리 게이트; 및
    상기 논리 게이트의 출력 신호에 의하여 게이팅되며, 상기 독출 제어신호의 활성에 의하여 상기 연결 제어신호를 활성시키는 구동 트랜지스터를 구비하는 것을 특징으로 하는 메모리 모듈 시스템.
  11. 동일한 데이터 버스 라인에 각각의 데이터를 입출력하는 다수개의 메모리 모듈들을 가지는 시스템에 있어서,
    소정의 연결 제어신호의 활성에 응답하여, 상기 메모리 모듈들 중에서 데이터가 입출력되는 상기 메모리 모듈만 상기 데이터 버스 라인에 전기적으로 연결되도록 하는 스위치부를 구비하며,
    상기 연결 제어신호는
    입출력되는 상기 데이터의 버스트의 길이에 대응하는 활성화 폭을 가지는 것을 특징으로 하는 메모리 모듈 시스템.
  12. 동일한 데이터 버스 라인에 각각의 데이터를 출력하는 다수개의 메모리 모듈들을 가지는 시스템에 있어서,
    상기 데이터 버스 라인;
    상기 다수개의 메모리 모듈; 및
    소정의 연결 제어신호의 활성에 응답하여, 상기 메모리 모듈들 중에서 데이터가 출력되는 상기 메모리 모듈만 상기 데이터 버스 라인에 전기적으로 연결하는 다수개의 스위치부들을 구비하며,
    상기 연결 제어신호는
    데이터를 출력하는 메모리 모듈로부터 발생되며, 출력되는 상기 데이터의 버스트의 길이에 대응하는 활성화 폭을 가지는 것을 특징으로 하는 메모리 모듈 시스템.
  13. 제12항에 있어서, 상기 연결 제어 신호는
    제1 및 제2 CAS 레이턴시에 대해서는, 상기 CAS 레이턴시 및 독출 명령 신호에 응답하여 활성화되며, 상기 버스트 길이 정보를 포함하는 독출 스트로브 신호에 의하여 활성 상태가 유지되고,
    상기 제1 및 제2 CAS 레이턴시 보다 긴 제3 CAS 레이턴시에 대해서는, 상기 독출 스트로브 신호의 활성에 응답하여 활성되어, 활성 상태가 유지되는 것을 특징으로 하는 메모리 모듈 시스템.
  14. 동일한 데이터 버스 라인에 각각의 데이터를 입력하는 다수개의 메모리 모듈들을 가지는 시스템에 있어서,
    상기 데이터 버스 라인;
    입력되는 데이터의 버스트 길이에 대응하는 활성화 폭을 가지는 연결 제어 신호를 발생하는 제어신호 발생 회로를 각각 포함하는 상기 다수개의 메모리 모듈; 및
    상기 연결 제어신호의 활성에 응답하여, 데이터가 입력되는 상기 메모리 모듈의 입력단을 상기 데이터 버스 라인에 전기적으로 연결하는 다수개의 스위치들을 구비하며,
    상기 제어신호 발생회로는
    기입 명령 및 기입 데이터의 버스트 길이 정보를 입력하여, 기입 모드에서 지정된 버스트 길이의 데이터가 입력되는 동안에 활성하여 궁극적으로는 상기 연결 제어신호를 발생하는 기입 정보 발생부를 구비하는 것을 특징으로 하는 메모리 모듈 시스템.
  15. 제14항에 있어서, 상기 기입 정보 발생부는
    상기 기입 명령 신호를 수신하여 상기 기입 정보 신호와 카운터 제어신호를 제공하는 기입 제어부; 및
    상기 카운터 제어신호의 활성에 응답하여 인에이블되며, 외부에서 입력되는 데이터의 수를 카운팅하여 상기 기입 제어부에 공급하는 버스트 카운터를 구비하는 것을 특징으로 하는 메모리 모듈 시스템.
  16. 제15항에 있어서, 상기 기입 제어부는
    상기 버스트 카운터의 출력 신호에 응답하여, 지정된 버스트 길이의 데이터가 입력됨에 응답하는 출력 신호를 발생하는 카운팅 응답부;
    상기 기입 명령 신호에 응답하여 인에이블되어 상기 카운팅 응답부의 출력 신호를 래치시키며, 상기 기입 정보 신호를 제공하는 래치부; 및
    상기 기입 명령 신호에 응답하여 인에이블되며, 상기 기입 정보 신호를 입력하여 상기 카운터 제어신호를 제공하는 카운팅 제어신호 발생부를 구비하는 것을 특징으로 하는 메모리 모듈 시스템.
  17. 제16항에 있어서,
    상기 메모리 모듈은 외부의 클락 신호에 동기하며,
    상기 래치부는
    제1 기입 명령 신호에 의하여 인에이블되어 상기 기입 제어 신호를 발생시키는 제1 논리 게이트; 및
    제2 기입 명령 신호에 의하여 인에이블되어, 상기 카운팅 응답부의 출력 신호에 응답하는 제2 논리 게이트를 구비하고,
    상기 버스트 길이의 데이터가 입력된 후, 상기 카운팅 응답부의 출력 신호에 의하여 상기 기입 정보 신호가 비활성화되는 것을 특징으로 하는 메모리 모듈 시스템.
  18. 제16항에 있어서, 상기 카운팅 제어신호 발생부는
    외부 클락 신호의 제1 천이에 응답하여 상기 래치부의 출력 신호를 전송하는 제1 전송부;
    상기 제1 전송부에 의하여 전송된 신호를 래치시키는 제1 래치;
    상기 외부 클락 신호의 제2 천이에 응답하여 상기 제1 래치에 의하여 래치된 신호를 전송하는 제2 전송부; 및
    상기 제1 전송부에 의하여 전송된 신호를 래치하여, 상기 카운팅 제어 신호를 발생시키는 제2 래치를 구비하며,
    상기 제1 천이와 상기 제2 천이는 서로 반대 방향인 것을 특징으로 하는 메모리 모듈 시스템.
  19. 제14항에 있어서, 상기 제어 신호 발생회로는
    상기 기입 명령에 응답하여 활성하며, 상기 기입 정보 신호에 의하여 활성 상태가 유지되는 상기 연결 제어 신호를 발생하는 제어신호 발생부를 더 구비하는 것을 특징으로 하는 메모리 모듈 시스템.
  20. 제19항에 있어서, 상기 제어신호 발생부는
    상기 기입 정보 신호에 응답하는 논리 게이트; 및
    상기 논리 게이트의 출력 신호에 의하여 게이팅되며, 상기 기입 정보 신호의 활성에 의하여 상기 연결 제어신호를 활성시키는 구동 트랜지스터를 구비하는 것을 특징으로 하는 메모리 모듈 시스템.
  21. 다수개의 집적 메모리 회로 장치를 포함하는 반도체 메모리 장치에 있어서,
    출력되는 데이터의 버스트 길이에 대응하는 활성화 폭을 가지는 연결 제어 신호를 발생하는 제어신호 발생 회로를 포함하는 상기 집적 메모리 회로 장치; 및
    상기 연결 제어신호의 활성에 응답하여, 데이터가 출력되는 상기 집적 메모리 회로 장치의 출력단과 데이터 버스 라인을 연결하는 스위치부를 구비하며,
    상기 제어신호 발생회로는
    카스(CAS) 레이턴시 정보, 독출 명령 및 독출 데이터의 버스트 길이 정보를 입력하여, 독출 모드에서 지정된 버스트 길이의 데이터가 출력되는 동안에 활성하여 궁극적으로는 상기 연결 제어신호를 발생하는 독출 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 독출 제어부는
    제1 CAS 레이턴시에서 인에이블되는 제1 레이턴시 응답부;
    제2 CAS 레이턴시에서 인에이블되는 제2 레이턴시 응답부;
    상기 제1 레이턴시 응답부의 출력 신호 또는 상기 제2 레이턴시 응답부의 출력 신호를 래치하는 제1 래치부; 및
    외부 클락 신호에 동기하는 제1 내부 클락 신호에 응답하여, 상기 제1 래치부에 래치된 신호를 전송하여 궁극적으로 상기 독출 제어신호를 발생하는 제1 전송부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서, 상기 제1 CAS 레이턴시는 1.5이며, 제2 CAS 레이턴시는 2인 것을 특징으로 하는 반도체 메모리 장치.
  24. 제22항에 있어서, 상기 제1 레이턴시 응답부는
    상기 제1 CAS 레이턴시 및 소정의 독출 명령 신호의 활성에 응답하는 논리 게이트; 및
    상기 논리 게이트의 출력 신호에 의하여 상기 제1 래치부로 출력 신호를 구동하는 구동 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제22항에 있어서, 상기 제2 레이턴시 응답부는
    소정의 독출 스트로브 신호에 응답하는 논리 게이트를 구비하며,
    상기 독출 스트로브 신호는
    최소한 데이터의 버스트 길이에 해당하는 주기 동안에는 활성 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제22항에 있어서,
    상기 반도체 메모리 장치은 외부의 클락 신호에 동기하며,
    상기 독출 제어부는
    상기 외부의 클락 신호에 동기하는 제2 내부 클락 신호에 응답하여, 상기 제2 레이턴시 응답부의 출력 신호를 상기 제1 래치부로 전송하는 제2 전송부; 및
    상기 제1 전송부에 의하여 전송된 신호를 래치하여 상기 독출 제어신호를 발생하는 제2 래치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제22항에 있어서, 상기 독출 제어 신호는
    상기 제1 CAS 레이턴시 및 상기 버스트 길이 정보를 포함하는 독출 스트로브 신호에 의하여 활성상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제27항에 있어서, 상기 독출 제어 신호는
    상기 제1 CAS 레이턴시 및 제2 CAS 레이턴시 보다 큰 제3 CAS 레이턴시에 대해서는, 버스트 길이 정보를 포함하는 독출 스트로브 신호의 활성에 응답하여 활성되는 것을 특징으로 하는 반도체 메모리 장치.
  29. 다수개의 집적 메모리 회로 장치를 포함하는 반도체 메모리 장치에 있어서,
    입력되는 데이터의 버스트 길이에 대응하는 활성화 폭을 가지는 연결 제어 신호를 발생하는 제어신호 발생 회로를 포함하는 상기 집적 메모리 회로 장치; 및
    상기 연결 제어신호의 활성에 응답하여, 데이터가 입력되는 상기 집적 메모리 회로 장치의 입력단과 데이터 버스 라인을 연결하는 스위치부를 구비하며,
    상기 제어신호 발생회로는
    기입 명령 및 기입 데이터의 버스트 길이 정보를 입력하여, 기입 모드에서 지정된 버스트 길이의 데이터가 입력되는 동안에 활성하여 궁극적으로는 상기 연결 제어신호를 발생하는 기입 정보 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제29항에 있어서, 상기 기입 정보 발생부는
    상기 기입 명령 신호를 수신하여 상기 기입 정보 신호와 카운터 제어신호를 제공하는 기입 제어부; 및
    상기 카운터 제어신호의 활성에 응답하여 인에이블되며, 외부에서 입력되는 데이터의 수를 카운팅하여 상기 기입 제어부에 공급하는 버스트 카운터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제30항에 있어서, 상기 기입 제어부는
    상기 버스트 카운터의 출력 신호에 응답하여, 지정된 버스트 길이의 데이터가 입력됨에 응답하는 출력 신호를 발생하는 카운팅 응답부;
    상기 기입 명령 신호에 응답하여 인에이블되어 상기 카운팅 응답부의 출력 신호를 래치시키며, 상기 기입 정보 신호를 제공하는 래치부; 및
    상기 기입 명령 신호에 응답하여 인에이블되며, 상기 기입 정보 신호를 입력하여 상기 카운터 제어신호를 제공하는 카운팅 제어신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제31항에 있어서,
    상기 반도체 메모리 장치는 외부의 클락 신호에 동기하며,
    상기 래치부는
    제1 기입 명령 신호에 의하여 인에이블되어 상기 기입 제어 신호를 발생시키는 제1 논리 게이트; 및
    제2 기입 명령 신호에 의하여 인에이블되어, 상기 카운팅 응답부의 출력 신호에 응답하는 제2 논리 게이트를 구비하고,
    상기 기입 정보 신호는
    상기 버스트 길이의 데이터가 입력된 후, 상기 카운팅 응답부의 출력 신호에 의하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제31항에 있어서, 상기 카운팅 제어신호 발생부는
    외부 클락 신호의 제1 천이에 응답하여 상기 래치부의 출력 신호를 전송하는 제1 전송부;
    상기 제1 전송부에 의하여 전송된 신호를 래치시키는 제1 래치;
    상기 외부 클락 신호의 제2 천이에 응답하여 상기 제1 래치에 의하여 래치된 신호를 전송하는 제2 전송부; 및
    상기 제1 전송부에 의하여 전송된 신호를 래치하여, 상기 카운팅 제어 신호를 발생시키는 제2 래치를 구비하며,
    상기 제1 천이와 상기 제2 천이는 서로 반대 방향인 것을 특징으로 하는 반도체 메모리 장치.
  34. 제29항에 있어서, 상기 제어 신호 발생회로는
    상기 기입 명령에 응답하여 활성하며, 상기 기입 정보 신호에 의하여 활성 상태가 유지되는 상기 연결 제어 신호를 발생하는 제어신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제34항에 있어서, 상기 제어신호 발생부는
    상기 기입 정보 신호에 응답하는 논리 게이트; 및
    상기 논리 게이트의 출력 신호에 의하여 게이팅되며, 상기 기입 정보 신호의 활성에 의하여 상기 연결 제어신호를 활성시키는 구동 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019990012027A 1999-04-07 1999-04-07 선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법 KR100287190B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1019990012027A KR100287190B1 (ko) 1999-04-07 1999-04-07 선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법
US09/440,728 US6526473B1 (en) 1999-04-07 1999-11-16 Memory module system for controlling data input and output by connecting selected memory modules to a data line
GB9928327A GB2348722B (en) 1999-04-07 1999-11-30 A memory module system
DE19960005A DE19960005A1 (de) 1999-04-07 1999-12-13 Speichermodulsystem und Halbleiterspeicherbauelement mit Dateneingabe- und/oder Datenausgabesteuerung
FR9915824A FR2792105B1 (fr) 1999-04-07 1999-12-15 Systeme de modules de memoire pour commander l'entree et la sortie de donnees en connectant des modules de memoire selectionnes a une ligne de donnees
TW088123017A TW475110B (en) 1999-04-07 1999-12-27 Memory module system for controlling data input and output by connecting selected memory modules to a data line
JP2000072737A JP4319320B2 (ja) 1999-04-07 2000-03-15 選択されるメモリモジュールのみをデータラインに連結するメモリモジュールシステム及びこれを利用したデータ入出力方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990012027A KR100287190B1 (ko) 1999-04-07 1999-04-07 선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법

Publications (2)

Publication Number Publication Date
KR20000065601A KR20000065601A (ko) 2000-11-15
KR100287190B1 true KR100287190B1 (ko) 2001-04-16

Family

ID=19578898

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990012027A KR100287190B1 (ko) 1999-04-07 1999-04-07 선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법

Country Status (7)

Country Link
US (1) US6526473B1 (ko)
JP (1) JP4319320B2 (ko)
KR (1) KR100287190B1 (ko)
DE (1) DE19960005A1 (ko)
FR (1) FR2792105B1 (ko)
GB (1) GB2348722B (ko)
TW (1) TW475110B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170027203A (ko) 2015-09-01 2017-03-09 주명원 주름 개선용 옷걸이

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100507855B1 (ko) 1999-07-14 2005-08-17 주식회사 하이닉스반도체 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로
US6823424B2 (en) * 2000-01-26 2004-11-23 Hewlett-Packard Development Company, L.P. Rebuild bus utilization
US6757840B1 (en) * 2000-08-21 2004-06-29 Micron Technology, Inc. Device and method for configuring a cache tag in accordance with burst length
US6877054B2 (en) * 2001-07-16 2005-04-05 Rambus Inc. Method and apparatus for position dependent data scheduling
US6854042B1 (en) * 2002-07-22 2005-02-08 Chris Karabatsos High-speed data-rate converting and switching circuit
US7149841B2 (en) * 2003-03-31 2006-12-12 Micron Technology, Inc. Memory devices with buffered command address bus
WO2005010758A1 (en) * 2003-07-22 2005-02-03 Chris Karabatsos High-speed data-rate converting and switching circuit
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US7289386B2 (en) * 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7532537B2 (en) * 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
KR100600053B1 (ko) * 2004-07-27 2006-07-13 주식회사 하이닉스반도체 어드레스핀과 데이터핀을 공유하는 의사 에스램
US7571296B2 (en) * 2004-11-11 2009-08-04 Nvidia Corporation Memory controller-adaptive 1T/2T timing control
US20060277355A1 (en) * 2005-06-01 2006-12-07 Mark Ellsberry Capacity-expanding memory device
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US7386656B2 (en) * 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US20080126690A1 (en) * 2006-02-09 2008-05-29 Rajan Suresh N Memory module with memory stack
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8619452B2 (en) 2005-09-02 2013-12-31 Google Inc. Methods and apparatus of stacking DRAMs
US8077535B2 (en) * 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8327104B2 (en) * 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8130560B1 (en) * 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8438328B2 (en) * 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8090897B2 (en) * 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US9542352B2 (en) * 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
KR101318116B1 (ko) * 2005-06-24 2013-11-14 구글 인코포레이티드 집적 메모리 코어 및 메모리 인터페이스 회로
US20080082763A1 (en) * 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8359187B2 (en) * 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US7392338B2 (en) * 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US20080028136A1 (en) * 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) * 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US20080028137A1 (en) * 2006-07-31 2008-01-31 Schakel Keith R Method and Apparatus For Refresh Management of Memory Modules
US20080025136A1 (en) * 2006-07-31 2008-01-31 Metaram, Inc. System and method for storing at least a portion of information received in association with a first operation for use in performing a second operation
US8209479B2 (en) * 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
KR100881402B1 (ko) * 2007-12-21 2009-02-02 주식회사 하이닉스반도체 반도체 메모리 장치의 입력 회로
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8417870B2 (en) * 2009-07-16 2013-04-09 Netlist, Inc. System and method of increasing addressable memory space on a memory board
US8787060B2 (en) 2010-11-03 2014-07-22 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
CN101621507B (zh) * 2008-07-02 2012-06-13 鸿富锦精密工业（深圳）有限公司 双网物理隔离电路
EP2441007A1 (en) * 2009-06-09 2012-04-18 Google, Inc. Programming of dimm termination resistance values
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
US20110047318A1 (en) * 2009-08-19 2011-02-24 Dmitroca Robert W Reducing capacitive load in a large memory array
US9477597B2 (en) * 2011-03-25 2016-10-25 Nvidia Corporation Techniques for different memory depths on different partitions
US8701057B2 (en) 2011-04-11 2014-04-15 Nvidia Corporation Design, layout, and manufacturing techniques for multivariant integrated circuits
US9529712B2 (en) 2011-07-26 2016-12-27 Nvidia Corporation Techniques for balancing accesses to memory having different memory types
US10324841B2 (en) 2013-07-27 2019-06-18 Netlist, Inc. Memory module with local synchronization

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2523019B1 (fr) * 1982-03-15 1985-11-08 Commissariat Energie Atomique Buse de sablage a jet plat et contenant des particules solides abrasives, et procede de mise en oeuvre d'une buse de sablage pour la decontamination radioactive
JPS58168272A (ja) 1982-03-30 1983-10-04 Fujitsu Ltd Ｍｉｓ形半導体記憶装置
JPS61145629A (ja) 1984-12-18 1986-07-03 Fujitsu Ltd 画像メモリのアクセス方式
JP2569538B2 (ja) 1987-03-17 1997-01-08 ソニー株式会社 メモリ装置
DE68923573T2 (de) 1988-03-31 1996-01-18 Sony Corp Eingangsschaltungen.
US5264743A (en) 1989-12-08 1993-11-23 Hitachi, Ltd. Semiconductor memory operating with low supply voltage
US5522064A (en) * 1990-10-01 1996-05-28 International Business Machines Corporation Data processing apparatus for dynamically setting timings in a dynamic memory system
JP3099931B2 (ja) 1993-09-29 2000-10-16 株式会社東芝 半導体装置
US5586300A (en) * 1994-07-20 1996-12-17 Emc Corporation Flexible addressing memory controller wherein multiple memory modules may be accessed according to comparison of configuration addresses
US5513135A (en) * 1994-12-02 1996-04-30 International Business Machines Corporation Synchronous memory packaged in single/dual in-line memory module and method of fabrication
DE69622079T2 (de) * 1995-03-31 2002-10-31 Sun Microsystems Inc Verfahren und Vorrichtung zur schnellen Einleitung von Speicherzugriffen in einem cachekohärenten Multiprozessorsystem
US5850368A (en) * 1995-06-01 1998-12-15 Micron Technology, Inc. Burst EDO memory address counter
US6098132A (en) * 1996-06-05 2000-08-01 Compaq Computer Corporation Installation and removal of components of a computer
US5802395A (en) 1996-07-08 1998-09-01 International Business Machines Corporation High density memory modules with improved data bus performance
US6161165A (en) * 1996-11-14 2000-12-12 Emc Corporation High performance data path with XOR on the fly
JPH10241362A (ja) * 1997-02-25 1998-09-11 Mitsubishi Electric Corp 同期型半導体記憶装置及び論理半導体装置
US5953215A (en) * 1997-12-01 1999-09-14 Karabatsos; Chris Apparatus and method for improving computer memory speed and capacity
US6968419B1 (en) * 1998-02-13 2005-11-22 Intel Corporation Memory module having a memory module controller controlling memory transactions for a plurality of memory devices
US6209074B1 (en) * 1998-04-28 2001-03-27 International Business Machines Corporation Address re-mapping for memory module using presence detect data
JPH11353228A (ja) * 1998-06-10 1999-12-24 Mitsubishi Electric Corp メモリモジュールシステム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170027203A (ko) 2015-09-01 2017-03-09 주명원 주름 개선용 옷걸이

Also Published As

Publication number Publication date
DE19960005A1 (de) 2000-10-12
JP4319320B2 (ja) 2009-08-26
US6526473B1 (en) 2003-02-25
GB2348722B (en) 2003-12-10
KR20000065601A (ko) 2000-11-15
GB9928327D0 (en) 2000-01-26
GB2348722A (en) 2000-10-11
FR2792105A1 (fr) 2000-10-13
JP2000311485A (ja) 2000-11-07
FR2792105B1 (fr) 2003-01-17
TW475110B (en) 2002-02-01

Similar Documents

Publication Publication Date Title
KR100287190B1 (ko) 선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법
KR100464437B1 (ko) 온칩 ｄｃ 전류 소모를 최소화할 수 있는 ｏｄｔ 회로와ｏｄｔ 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템
US7693000B2 (en) Semiconductor device
KR100673904B1 (ko) 반도체메모리소자
JP4907601B2 (ja) プリアンブル機能を有する半導体メモリ装置
JP3117893B2 (ja) 書込待ち時間制御機能を有する同期式メモリ装置
KR100322530B1 (ko) 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법
KR100491459B1 (ko) 반도체 기억 장치
US6198674B1 (en) Data strobe signal generator of semiconductor device using toggled pull-up and pull-down signals
US6337833B1 (en) Memory device
US6504774B2 (en) DDR SDRAM for stable read operation
TW452799B (en) Synchronous semiconductor memory device with a clock generating circuit
KR101046998B1 (ko) 버퍼제어신호 생성회로 및 이를 이용한 반도체 메모리 장치
JPH09320261A (ja) 半導体記憶装置および制御信号発生回路
KR20050015853A (ko) 반도체 장치 및 그 제어 방법
US6026041A (en) Semiconductor memory device
KR100260071B1 (ko) 동기형 반도체 메모리 장치
KR100256467B1 (ko) 고주파 시스템 클럭 신호에 적용될 수 있는 동기형 반도체 기억 장치
KR100625294B1 (ko) 전원 공급 제어 회로 및 전원 공급 회로의 제어 방법
US6407962B1 (en) Memory module having data switcher in high speed memory device
US6845407B1 (en) Semiconductor memory device having externally controllable data input and output mode
KR19980030999A (ko) 동기식 메모리장치의 내부 클락 발생기
US20100142295A1 (en) Semiconductor memory device and driving method thereof
KR100924017B1 (ko) 오토 프리차지 회로 및 오토 프리차지 방법
US20080147919A1 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090102

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee