KR19980030999A - 동기식 메모리장치의 내부 클락 발생기 - Google Patents

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Abstract

동기식 메모리장치의 내부클락 발생기가 개시되어 있다. 본 발명에 따른 내부클락 발생기는, 외부클락을 반전시키는 제1반전수단과, 상기 제1반전수단의 출력신호를 반전시키는 제2반전수단과, 상기 제2반전수단의 출력신호를 지연시키는 지연수단과, 제1제어신호에 응답하여 상기 지연수단의 출력신호를 전달하는 제1스위칭수단과, 제2제어신호에 응답하여 상기 제2반전수단의 출력신호를 전달하는 제2스위칭수단과, 외부에서 입력되는 소정의 입력신호를 받아 논리동작을하여 상기 제1 및 제2제어신호를 출력하는 제1논리수단, 및 상기 제1스위칭수단 및 상기 제2스위칭수단중 선택된 어느 하나를 통해 전달된 신호와 상기 제1반전수단의 출력신호를 받아 논리동작을하여 상기 내부클락을 출력하는 제2논리수단을 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 동기식 메모리장치의 내부클락 발생기에서는, 외부클락의 주기에 따라 내부클락의 펄스폭이 조절되므로, 즉 상기 외부클락의 주기가 짧아질 경우에도 하이 펄스폭과 로우 펄스폭이 거의 동일한 내부클락이 발생된다. 이에 따라 동기식 메모리장치가 오동작하는 것이 방지된다.

Description

동기식 메모리장치의 내부클락 발생기
본 발명은 메모리장치에 관한 것으로, 특히 동기식 메모리장치의 내부클락 발생기에 관한 것이다.
메모리장치, 특히 DRAM에는 비동기식 DRAM과 동기식 DRAM(이하 SDRAM이라 함)이 있다. SDRAM에서는 내부의 신호들이 외부 CPU로부터 입력되는 외부클락에 동기되어 동작한다. 즉 SDRAM이 외부클락을 받아서 일정한 펄스폭을 갖는 내부클락을 발생시키고, SDRAM 내부의 여러신호들이 상기 내부클락에 동기되어 동작하게 된다.
도 1은 SDRAM에서 종래의 내부클락 발생기의 회로도를 나타낸다.
도 1을 참조하면, 상기 종래의 내부클락 발생기는, 외부의 CPU로부터 입력되는 외부클락(Clock)을 반전시키는 인버터(I1)과, 상기 인버터(I1)의 출력을 지연시키는 지연수단(1)과, 상기 인버터(I1)의 출력과 상기 지연수단(1)의 출력을 받아 낸드동작을 수행하여 내부클락(Pclock)을 출력하는 낸드게이트(ND)를 포함한다. 여기에서 상기 지연수단(1)은 다수의 짝수개의 인버터(I2 내지 I7)을 포함한다. 출력신호인 상기 내부클락(Pclock)의 위상은 입력신호인 상기 외부클락(Clock)의 상태에 따라 결정되며, 여기에서 상세한 동작설명은 생략한다.
도 2 및 도 3은 도1의 동작 타이밍도로서, 도 2는 외부클락(Clock)의 주기가 길 때의 경우를 나타내며, 도 3은 외부클락(Clock)의 주기가 짧을 때의 경우를 나타낸다.
도 4는 SDRAM에서 내부클락을 사용하는 회로의 예를 나타내며, 도 4를 참조하여 도 1의 종래의 내부클락 발생기의 문제점을 설명하겠다.
도 4를 참조하면, 내부클락(Pclock)이 논리하이로 토글할 때 입력신호(Input)가 트랜스미션 게이트(TM1)를 통해 래치(3)에 저장되고, 내부클락(Pclock)이 논리로우로 토글할 때 상기 래치에 저장된 신호가 트랜스미션 게이트(TM2)를 통해 래치(5)에 저장되며 출력신호(Output)로 출력된다. 상기 입력신호(Input)가 출력신호(Output)로 정확히 전달되기 위해서는, 상기 내부클락(Pclock)의 펄스폭이 도 4에 사용되는 트랜지스터들의 입출력 반응시간보다 커야 한다. 그런데 종래의 내부클락 발생기에서는, 도3의 타이밍도에서 볼 수 있듯이, 입력신호인 외부클락(Clock)의 주기가 짧아지면 출력신호인 내부클락(Pclock)의 하이 펄스폭은 외부클락(Clock)의 주기가 길때와 동일하지만 로우 펄스폭이 줄어들게 된다. 만일 상기 외부클락(Pclock)의 주기가 극히 짧아지게 된다면, 내부클락(Pclock)의 로우 펄스폭이 없어질 수 있다. 따라서 상기 내부클락(Pclock)의 로우 펄스폭이 도 4에 사용되는 트랜지스터들의 입출력 반응시간보다 작아질 경우, 상기 입력신호(Input)가 출력신호(Output)로 정확히 전달되지 못하여 오동작이 발생하는 문제가 있다.
따라서 본 발명의 목적은, 외부클락의 주기에 따라 내부클락의 펄스폭이 조절되는, 동기식 메모리장치의 내부클락 발생기를 제공하는 데 있다.
도 1은 SDRAM에서 종래의 내부클락 발생기의 회로도를 나타낸다.
도 2는 외부클락의 주기가 길 때 도 1의 동작 타이밍도를 나타낸다.
도 3은 외부클락의 주기가 짧을 때 도 1의 동작 타이밍도를 나타낸다.
도 4는 SDRAM에서 내부클락을 사용하는 회로의 예를 나타낸다.
도 5는 SDRAM에서 본 발명의 실시예에 따른 내부클락 발생기의 회로도를 나타낸다.
도 6은 도5의 동작 타이밍도를 나타낸다.
상기 목적을 달성하기 위한 본 발명에 따른 동기식 메모리장치의 내부클락 발생기는, 외부클락을 반전시키는 제1반전수단과, 상기 제1반전수단의 출력신호를 반전시키는 제2반전수단과, 상기 제2반전수단의 출력신호를 지연시키는 지연수단과, 제1제어신호에 응답하여 상기 지연수단의 출력신호를 전달하는 제1스위칭수단과, 제2제어신호에 응답하여 상기 제2반전수단의 출력신호를 전달하는 제2스위칭수단과, 외부에서 입력되는 소정의 입력신호를 받아 논리동작을하여 상기 제1 및 제2제어신호를 출력하는 제1논리수단, 및 상기 제1스위칭수단 및 상기 제2스위칭수단중 선택된 어느 하나를 통해 전달된 신호와 상기 제1반전수단의 출력신호를 받아 논리동작을하여 상기 내부클락을 출력하는 제2논리수단을 포함하는 것을 특징으로 한다.
바람직한 실시예에 의하면, 상기 지연수단은 직렬연결된 짝수개의 인버터를 포함한다. 상기 제1스위칭수단은 상기 제1제어신호가 논리하이일 때 상기 지연수단의 출력신호를 전달하고, 상기 제1스위칭수단은 트랜스미션 게이트로 이루어진다. 상기 제2스위칭수단은 상기 제2제어신호가 논리하이일 때 상기 제2반전수단의 출력신호를 전달하고, 상기 제2스위칭수단은 트랜스미션 게이트로 이루어진다. 상기 제1논리수단은, 외부에서 입력되는 상기 소정의 제1 및 제2입력신호를 받아 노아동작을 수행하여 상기 제1제어신호를 출력하는 노아게이트와, 상기 노아게이트의 출력을 반전시켜 상기 제2제어신호를 출력하는 인버터를 포함한다. 상기 제2논리수단은, 상기 제1스위칭수단 및 상기 제2스위칭수단중 선택된 어느 하나를 통해 전달된 신호를 반전시키는 인버터와, 상기 인버터의 출력신호 및 상기 제1반전수단의 출력신호를 받아 낸드동작을 수행하여 상기 내부클락을 출력하는 낸드게이트를 포함한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 5는 SDRAM에서 본 발명의 실시예에 따른 내부클락 발생기의 회로도를 나타낸다.
도 5를 참조하면, 본 발명의 실시예에 따른 내부클락 발생기는, 외부의 CPU로부터 입력되는 외부클락(Clock)을 반전시키는 제1반전수단(I14)와, 상기 제1반전수단(I14)의 출력신호를 반전시키는 제2반전수단(I15)와, 상기 제2반전수단(I15)의 출력신호를 지연시키는 지연수단(7)과, 제1제어신호(CONT1)에 응답하여 상기 지연수단(7)의 출력신호를 전달하는 제1스위칭수단(9)와, 제2제어신호(CONT2)에 응답하여 상기 제2반전수단(I15)의 출력신호를 전달하는 제2스위칭수단(11)과, 외부에서 입력되는 소정의 입력신호(CASL3, CASL4)를 받아 논리동작을하여 상기 제1 및 제2제어신호(CONT1, CONT2)를 출력하는 제1논리수단(13), 및 상기 제1스위칭수단(9) 및 상기 제2스위칭수단(11)중 선택된 어느 하나를 통해 전달된 신호와 상기 제1반전수단(I14)의 출력신호를 받아 논리동작을하여 상기 내부클락(Pclock)을 출력하는 제2논리수단(15)을 포함한다.
여기에서 상기 제1 및 제2반전수단(I14, I15)는 인버터로 이루어져 있다. 상기 지연수단(7)은 직렬연결된 짝수개, 여기에서는 4개의 인버터(I16 내지 I19)를 포함하고 있다. 상기 제1 및 제2스위칭수단(9,11)은 트랜스미션 게이트(TM1,TM2)로 이루어져 있다. 상기 제1논리수단(13)은, 외부에서 입력되는 상기 소정의 제1 및 제2입력신호(CASL3, CASL4)를 받아 노아동작을 수행하여 상기 제1제어신호(CONT1)을 출력하는 노아게이트(NR1)과, 상기 노아게이트(NR1)의 출력을 반전시켜 상기 제2제어신호(CONT2)를 출력하는 인버터(I20)을 포함한다. 상기 제2논리수단(15)는, 상기 제1 및 제2제어신호(CONT1, CONT2)에 의해 상기 제1 및 제2스위칭수단(9, 11)중 선택된 어느 하나를 통해 전달된 신호를 반전시키는 인버터(I21)과, 상기 인버터(I21)의 출력신호 및 상기 제1반전수단(I14)의 출력신호를 받아 낸드동작을 수행하여 상기 내부클락(Pclock)을 출력하는 낸드게이트(ND2)를 포함한다. 외부에서 입력되는 상기 소정의 제1 및 제2입력신호(CASL3, CASL4)는 CAS(Column Address Strobe) 레이턴시(Latency) 정보이다. 예컨데 SDRAM이 읽기 명령을 받은 후 상기 외부클락(Clock)의 3번째 상승에지(Rising Edge)에서 데이터가 출력되는 경우 이를 CAS 레이턴시가 3이라고 한다. 상기 CAS 레이턴시는 사용자들이 어떤 씨스템에서 어떤 주기를 갖는 외부클락을 사용하는냐에 따라 결정된다.
도 6은 도5의 동작 타이밍도를 나타낸다. 이하 도 6의 동작 타이밍도를 참조하여 도5의 본 발명의 실시예에 따른 내부클락 발생기의 동작을 설명하면 다음과 같다. CAS 레이턴시 정보가 입력되지 않을 경우, 즉 제1 및 제2입력신호(CASL3, CASL4)가 논리로우일 경우 제1논리수단(13)의 출력신호인 제1 및 제2제어신호(CONT1, CONT2)가 각각 논리하이 및 논리로우가 된다. 이에 따라 제1스위칭수단(9)가 턴온되고 제2스위칭수단(11)이 턴오프된다. 따라서 외부클락(Clock)이 입력되면, 상기 외부클락(Clock)이 제1반전수단(I14)을 통해 반전되고 이 반전된 클락이 제2논리수단(15)의 낸드게이트(ND2)의 한 입력포트로 입력되며, 또한 상기 반전된 클락이 제2반전수단(I15), 지연수단(7), 제1스위칭수단(9), 및 제2논리수단(15)의 인버터(I21)를 통해 소정의 시간만큼 지연된 후 낸드게이트(ND2)의 다른 입력포트로 입력된다. 이에 따라 낸드게이트(ND2)가 두 입력포트로 입력되는 신호들을 받아 낸드동작을 수행하여, 도 6의 타이밍도에 도시된 바와 같이, 로우 펄스폭이 짧은 내부클락(Pclock1)을 출력한다. CAS 레이턴시 정보가 입력될 경우에는, 즉 제1입력신호(CASL3) 또는 제2입력신호(CASL4)가 논리하이일 경우에는 제1논리수단(13)의 출력신호인 제1 및 제2제어신호(CONT1, CONT2)가 각각 논리로우 및 논리하이가 된다. 이에 따라 제1스위칭수단(9)가 턴오프되고 제2스위칭수단(11)이 턴온된다. 따라서 외부클락(Clock)이 입력되면, 상기 외부클락(Clock)이 제1반전수단(I14)을 통해 반전되고 이 반전된 클락이 제2논리수단(15)의 낸드게이트(ND2)의 한 입력포트로 입력되며, 또한 상기 반전된 클락이 제2반전수단(I15), 제2스위칭수단(11), 및 제2논리수단(15)의 인버터(I21)를 통해 낸드게이트(ND2)의 다른 입력포트로 입력된다. 이 경우에는 상기 클락이 지연수단(7)을 통하지 않으므로, 도 6의 타이밍도에 도시된 바와 같이, 로우 펄스폭이 긴 내부클락(Pclock2)를 출력한다.
따라서 본 발명에 따른 동기식 메모리장치의 내부클락 발생기에서는, 외부클락의 주기에 따라 내부클락의 펄스폭이 조절되므로, 즉 상기 외부클락의 주기가 짧아질 경우에도 하이 펄스폭과 로우 펄스폭이 거의 동일한 내부클락이 발생된다. 이에 따라 동기식 메모리장치가 오동작하는 것이 방지된다.

Claims (16)

  1. 외부클락을 반전시키는 제1반전수단; 상기 제1반전수단의 출력신호를 반전시키는 제2반전수단; 상기 제2반전수단의 출력신호를 지연시키는 지연수단; 제1제어신호에 응답하여 상기 지연수단의 출력신호를 전달하는 제1스위칭수단; 제2제어신호에 응답하여 상기 제2반전수단의 출력신호를 전달하는 제2스위칭수단; 외부에서 입력되는 소정의 입력신호를 받아 논리동작을하여 상기 제1 및 제2제어신호를 출력하는 제1논리수단; 및 상기 제1스위칭수단 및 상기 제2스위칭수단중 선택된 어느 하나를 통해 전달된 신호와 상기 제1반전수단의 출력신호를 받아 논리동작을하여 내부클락을 출력하는 제2논리수단을 포함하는 것을 특징으로 하는 동기식 메모리장치의 내부클락 발생기.
  2. 제1항에 있어서, 상기 지연수단은 직렬연결된 짝수개의 인버터를 포함하는 것을 특징으로 하는 동기식 메모리장치의 내부클락 발생기.
  3. 제1항에 있어서, 상기 제1스위칭수단은 상기 제1제어신호가 논리하이일 때 상기 지연수단의 출력신호를 전달하는 것을 특징으로 하는 동기식 메모리장치의 내부클락 발생기.
  4. 제3항에 있어서, 상기 제1스위칭수단은 트랜스미션 게이트로 이루어지는 것을 특징으로 하는 동기식 메모리장치의 내부클락 발생기.
  5. 제1항에 있어서, 상기 제2스위칭수단은 상기 제2제어신호가 논리하이일 때 상기 제2반전수단의 출력신호를 전달하는 것을 특징으로 하는 동기식 메모리장치의 내부클락 발생기.
  6. 제5항에 있어서, 상기 제2스위칭수단은 트랜스미션 게이트로 이루어지는 것을 특징으로 하는 동기식 메모리장치의 내부클락 발생기.
  7. 제1항에 있어서, 상기 제1논리수단은, 외부에서 입력되는 상기 소정의 제1 및 제2입력신호를 받아 노아동작을 수행하여 상기 제1제어신호를 출력하는 노아게이트와, 상기 노아게이트의 출력을 반전시켜 상기 제2제어신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 동기식 메모리장치의 내부클락 발생기.
  8. 제1항에 있어서, 상기 제2논리수단은, 상기 제1스위칭수단 및 상기 제2스위칭수단중 선택된 어느 하나를 통해 전달된 신호를 반전시키는 인버터와, 상기 인버터의 출력신호 및 상기 제1반전수단의 출력신호를 받아 낸드동작을 수행하여 상기 내부클락을 출력하는 낸드게이트를 포함하는 것을 특징으로 하는 동기식 메모리장치의 내부클락 발생기.
  9. 외부클락을 받아 내부클락을 발생하는 내부클락 발생기를 포함하는 동기식 메모리장치에 있어서, 상기 내부클락 발생기가, 상기 외부클락을 반전시키는 제1반전수단; 상기 제1반전수단의 출력신호를 반전시키는 제2반전수단; 상기 제2반전수단의 출력신호를 지연시키는 지연수단; 제1제어신호에 응답하여 상기 지연수단의 출력신호를 전달하는 제1스위칭수단; 제2제어신호에 응답하여 상기 제2반전수단의 출력신호를 전달하는 제2스위칭수단; 외부에서 입력되는 소정의 입력신호를 받아 논리동작을하여 상기 제1 및 제2제어신호를 출력하는 제1논리수단; 및 상기 제1스위칭수단 및 상기 제2스위칭수단중 선택된 어느 하나를 통해 전달된 신호와 상기 제1반전수단의 출력신호를 받아 논리동작을하여 상기 내부클락을 출력하는 제2논리수단을 포함하는 것을 특징으로 하는 동기식 메모리장치.
  10. 제9항에 있어서, 상기 지연수단은 직렬연결된 짝수개의 인버터를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  11. 제9항에 있어서, 상기 제1스위칭수단은 상기 제1제어신호가 논리하이일 때 상기 지연수단의 출력신호를 전달하는 것을 특징으로 하는 동기식 메모리장치.
  12. 제11항에 있어서, 상기 제1스위칭수단은 트랜스미션 게이트로 이루어지는 것을 특징으로 하는 동기식 메모리장치.
  13. 제9항에 있어서, 상기 제2스위칭수단은 상기 제2제어신호가 논리하이일 때 상기 제2반전수단의 출력신호를 전달하는 것을 특징으로 하는 동기식 메모리장치.
  14. 제13항에 있어서, 상기 제2스위칭수단은 트랜스미션 게이트로 이루어지는 것을 특징으로 하는 동기식 메모리장치.
  15. 제9항에 있어서, 상기 제1논리수단은, 외부에서 입력되는 상기 소정의 제1 및 제2입력신호를 받아 노아동작을 수행하여 상기 제1제어신호를 출력하는 노아게이트와, 상기 노아게이트의 출력을 반전시켜 상기 제2제어신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 동기식 메모리장치.
  16. 제9항에 있어서, 상기 제2논리수단은, 상기 제1스위칭수단 및 상기 제2스위칭수단중 선택된 어느 하나를 통해 전달된 신호를 반전시키는 인버터와, 상기 인버터의 출력신호 및 상기 제1반전수단의 출력신호를 받아 낸드동작을 수행하여 상기 내부클락을 출력하는 낸드게이트를 포함하는 것을 특징으로 하는 동기식 메모리장치.
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