KR100498415B1 - 클럭발생회로및이를구비하는동기식반도체장치 - Google Patents

클럭발생회로및이를구비하는동기식반도체장치 Download PDF

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Abstract

본 발명은 클럭 발생 회로 및 이를 구비하는 동기식 반도체 장치에 관한 것이다. 본 발명의 클럭 발생 회로는 외부 시스템 클럭을 입력하고 이를 버퍼링하여 출력하는 클럭 버퍼와, 클럭 발생 제어 신호를 발생시키는 제어 신호 발생기와, 상기 클럭 버퍼로부터 출력되는 신호를 입력하고 상기 외부 시스템 클럭의 라이징 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 1 내부 클럭을 발생시키는 제 1 내부 클럭 발생기와, 상기 클럭 버퍼로부터 출력되는 신호 및 상기 클럭 발생 제어 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때 상기 외부 시스템 클럭의 폴링 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 2 내부 클럭을 발생시키는 제 2 내부 클럭 발생기, 및 상기 제1 및 제2 내부 클럭들과 상기 클럭 발생 제어 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때 상기 제 1 내부 클럭과 상기 제 2 내부 클럭을 논리합하여 상기 외부 시스템 클럭의 2배에 해당하는 주파수를 갖는 내부 클럭을 출력하는 내부 클럭 신호 구동부를 구비함으로써, 시스템 클럭 주파수의 2 배에 해당되는 주파수를 가지는 내부 클럭을 선택적으로 발생시킬 수 있으므로, 외부 시스템 클럭보다 빠른 속도로 칩회로를 동작시켜야 할 때 유용하게 사용될 수 있는 효과를 가진다.

Description

클럭 발생 회로 및 이를 구비하는 동기식 반도체 장치{Clock generation circuit and synchronous semiconductor device having the same}
본 발명은 시스템(System) 클럭(Clock)을 입력하여 내부 클럭을 발생시키는 클럭 발생 회로에 관한 것으로서, 특히 사용자의 필요에 따라 내부 클럭의 주파수(Frequency)를 조정할 수 있는 클럭 발생 회로 및 이를 구비하는 동기식 반도체 장치에 관한 것이다.
반도체 기술이 발달함에 따라 시스템 환경에서 시스템 클럭에 동기하여 동작하는 동기식(synchronous) 반도체 장치가 출현하게 되었다.
도 1은 외부 시스템 클럭에 동기하는 내부 클럭을 발생시키는 종래의 클럭 발생 회로 중에서 동기식 지연 라인(SDL) 회로를 이용한 디지털 지연 동기 회로(DLL)의 블록도를 나타내고 있다.
도 1을 참조하면, 종래의 동기식 지연 라인(SDL) 회로를 이용한 디지털 지연 동기 회로(DLL)는 지연 버퍼(100), 주지연기(110), 지연 라인들(120,150), 선택적 위상 비교 검출기(130), 위상 비교 검출부(140), 다수의 스위칭 수단들(160), 및 클럭 드라이버(170)를 구비한다.
지연 버퍼(100)는 외부 시스템 클럭(CLK)을 입력하여 이를 소정 기간(d1) 지연 버퍼링 하여 제 1 내부 클럭(PCLK1)으로서 출력한다.
주지연기(110)는 제 1 내부 클럭(PCLK1)을 입력하여 이를 소정 기간(t1) 지연하여 제 2 내부 클럭(PCLK2)으로서 출력한다.
지연 라인(120)은 직렬로 연결되어 있는 다수의 단위 지연기들(122 내지 129)로써 구성되어 있다. 여기서, 단위 지연기(122)는 제 2 내부 클럭(PCLK2)을 소정의 단위 길이(dt)로 지연하여 이를 신호(D2)로서 출력하고, 단위 지연기들(123 내지 129)은 각각 대응되는 전단의 단위 지연기로부터 출력되는 신호를 소정의 단위 길이(dt)로 지연하여, 이들을 신호들(D3 내지 Dn)로서 출력한다.
지연 라인(150)은 직렬로 연결되어 있는 다수의 단위 지연기들(152 내지 159)로써 구성되어 있다. 여기서, 단위 지연기(152)는 제 1 내부 클럭(PCLK1)을 소정의 단위 길이(dt)로 지연하여 이를 신호(D2')로서 출력하고, 단위 지연기들(153 내지 159)은 각각 대응되는 전단의 단위 지연기로부터 출력되는 신호를 소정의 단위 길이(dt)로 지연하여, 이들을 신호들(D3' 내지 Dn')로서 출력한다.
위상 비교 검출부(140)는 다수의 위상 비교 검출기들(142 내지 149)로써 구성되어 있다. 다수의 위상 비교 검출기들(142 내지 149)은 각각 다수의 단위 지연기들(122 내지 129) 중에서 대응되는 단위 지연기로부터 출력되는 신호의 위상과 지연 버퍼(100)로부터 출력되는 제 1 내부 클럭(PCLK1)의 위상이 일치하고 또한 전단의 위상 비교 검출기로부터 출력되는 인에이블 신호가 액티브 되지 않은 경우에만 액티브 되는 대응되는 인에이블 신호를 출력한다. 다시 말하면, 위상 비교 검출부(140)는 다수의 단위 지연기들(122 내지 129)을 이용하여 제 2 내부 클럭(PCLK2)의 위상이 제 1 내부 클럭(PCLK1)의 위상과 동기되는 데 필요한 지연기간(t2)을 검출하여 저장한다.
선택적 위상 비교 검출기(130)는 사용자의 선택에 의해 동작하는 동작 선택 모드를 구비하고, 제 1 내부 클럭(PCLK1)과 제 2 내부 클럭(PCLK2)을 입력하여, 이들의 위상을 비교하여 일치하는 경우에만 액티브 되는 인에이블 신호(F1)를 출력한다. 선택적 위상 비교 검출기(130)는 사용자에 의해서 인에이블 되어 외부 시스템 클럭(CLK)의 주기가 지연 라인들(120,150) 선상의 지연 길이 보다 클 경우에 제 1 내부 클럭(PCLK1)을 그대로 노드(165)로 출력하기 위한 것이다.
스위칭부(160)는 다수의 단위 지연기들(152 내지 159) 중에서 각각 대응되는 단위 지연기와 노드(165) 사이에 연결되어 있는 다수의 스위칭 수단들(161 내지 169)로써 구성되어 있다. 다수의 스위칭 수단들(161 내지 169)은 각각 선택적 위상 비교 검출기(130) 및 위상 비교 검출기들(142 내지 149)로부터 출력되는 인에이블 신호들(F1 내지 F9) 중에서 대응되는 인에이블 신호에 의해서 제어되어, 대응되는 단위 지연기로부터 출력되는 신호를 선택하여 노드(165)로 출력한다.
클럭 드라이버(170)는 노드(165)의 신호를 입력하여 이를 소정 기간(d2) 지연하여 내부 클럭(PCLK)으로서 출력한다. 여기서 소정의 지연기간(t1)은 소정의 지연기간(d1)과 소정의 지연기간(d2)의 합과 같다.
도 1을 참조하여, 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLK)을 발생시키는 동작에 대해서 자세히 설명하면 다음과 같다.
외부 시스템 클럭(CLK)이 지연 버퍼(100)에 입력되면, 지연버퍼(100)는 외부 시스템 클럭(CLK)을 소정 지연시간 d1만큼 지연 버퍼링 하여 제 1 내부 클럭(PCLK1)으로서 출력한다. 주지연기(110)는 제 1 내부 클럭(PCLK1)을 입력하여 이를 소정 지연시간 t1만큼 지연시켜 제 2 내부 클럭(PCLK2)으로서 출력한다. 여기서 소정의 지연시간 t1은 소정의 지연시간 d1과 소정의 지연시간 d2의 합이다. 지연 길이(120)는 제 2 내부 클럭(PCLK2)을 입력하여 이를 단위지연기들(122 내지 129)을 통하여 차례로 통과시키면서 소정의 단위 길이만큼 각각 지연시키어, 지연된 신호들을 단위지연기들(122 내지 129)의 출력단자들로 각각 출력시킨다. 선택적 위상 비교 검출기(130) 및 위상 비교 검출기들(142 내지 149)은 각각 단위지연기들(122 내지 129)의 출력 단자들로부터 각각 출력되는 신호들 중에서 대응되는 신호를 입력하여 이의 위상을 제 1 내부 클럭(PCLK1)의 위상과 비교하여 가장 먼저 일치하는 경우에만 액티브 되는 인에이블신호를 출력한다. 즉 선택적 위상 비교 검출기(130) 및 위상 비교 검출기들(142 내지 149)은 제 2 내부 클럭(PCLK2)의 위상이 제 1 내부 클럭(PCLK1)의 위상과 일치하는 데 필요한 지연기간 t2를 검출하여 저장하는 역할을 한다. 지연라인(150)은 제 1 내부 클럭(PCLK1)을 입력하여 이를 단위지연기들(152 내지 159)을 통하여 차례로 통과시키면서 소정의 단위 길이만큼 각각 지연시키어, 지연된 신호들을 단위지연기들(152 내지 159)의 출력단자들로 각각 출력시킨다. 스위칭부(160)의 스위칭 수단들(161 내지 169)은 각각 선택적 위상 비교 검출기(130) 및 위상 비교 검출기들(142 내지 149)로부터 출력되는 인에이블 신호들 중에서 대응되는 인에이블신호에 의해서 제어되어, 단위 지연기들(152 내지 159)의 출력단자들로 출력되는 신호들 중에서 대응되는 신호를 스위칭 하여 클럭 드라이버(170)의 입력단자로 입력시킨다. 즉 스위칭부(160)는 제 1 내부 클럭(PCLK1)이 지연 라인(150)을 통하여 지연기간 t2만큼 지연되어 출력되는 신호를 클럭 드라이버(170)의 입력단자로 입력시킨다. 클럭 드라이버(170)는 입력된 신호를 소정의 지연시간 d2만큼 지연시켜 내부 클럭(PCLK)으로서 출력한다. 따라서 외부 시스템 클럭(CLK)이 지연 버퍼(100)에 입력되어 클럭드라이버(170)로부터 내부 클럭(PCLK)으로서 출력될 때까지의 총 지연시간은 지연버퍼(100), 주지연기(110), 지연라인들(120,150), 및 클럭 드라이버(170)에 의한 지연시간들을 합한 값으로서 아래 식과 같이 나타낼 수 있다.
Figure pat00001
여기서 tCC는 외부 시스템 클럭(CLK)의 사이클 시간이다.
도 2는 도 1에 나타나 있는 종래의 클럭 발생 회로의 더욱 간략한 회로도이다.
도 2를 참조하면, 도 1에 나타나 있는 종래의 클럭 발생 회로의 더욱 간략한 회로는 클럭 버퍼(210), 내부 클럭 발생부(220), 및 구동부(230)를 구비한다.
클럭 버퍼(210)는 외부로부터 시스템 클럭(CLK)을 입력하여 버퍼링 하여 출력한다.
내부 클럭 발생부(220)는 클럭 버퍼(210)로부터 출력되는 신호를 입력하여 이의 라이징 에지에 동기되는 내부 클럭(PCLK)을 발생시킨다.
내부 클럭 발생부(220)는 지연 라인(222), NAND 게이트(224), 및 인버터(226)로써 구성되어 있다.
지연 라인(222)은 클럭 버퍼(210)로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력한다.
NAND 게이트(224)는 클럭 버퍼(210)로부터 출력되는 신호와 지연 라인(222)으로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력한다.
인버터(226)는 NAND 게이트(224)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 내부 클럭(PCLK)으로서 출력한다.
구동부(230)는 내부 클럭 발생부(220)로부터 발생되어진 내부 클럭(PCLK)을 구동하여 출력한다.
도 3은 도 2의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 3을 참조하면, 도 2에 나타나있는 종래의 클럭 발생 회로는 시스템 클럭(CLK)의 라이징 에지(Rising Edge)에 트리거(Trigger)되어 시스템 클럭(CLK)과 동일한 주파수를 가지는 내부 클럭(PCLK)을 발생시킨다.
이와 같이 종래의 클럭 발생 회로는 시스템 클럭(CLK)의 주파수에 따라 클럭 발생 회로에서 발생하는 내부 클럭(PCLK)의 주파수를 항상 시스템 클럭(CLK)의 주파수와 동일하게 하였다. 따라서 시스템 클럭(CLK)이 낮은 주파수 영역에서 동작하는 경우에는 내부 회로의 동작 속도에 맞는 주파수를 가지는 내부 클럭(PCLK)이 발생되지 않게 된다. 예를 들면, 낮은 주파수의 시스템 클럭(CLK)이 공급될 때에 칩회로를 테스트하게 되는 경우에는 시스템 클럭(CLK)과 같은 낮은 주파수의 내부 클럭(PCLK)을 가지고는 많은 시간이 소요되는 문제점이 있다. 그 외에도 낮은 시스템 클럭(CLK)의 주파수보다도 더 높은 주파수를 가지는 내부 클럭(PCLK)을 필요로 하는 경우에는 해결 방안이 없다.
따라서 본 발명의 목적은 시스템 클럭에 동기하는 내부 클럭을 발생시키는 클럭 발생 회로에 있어서 사용자의 필요에 따라 시스템 클럭에 동기하는 내부 클럭의 주파수를 가변시켜 발생시킬 수 있는 클럭 발생 회로를 제공하는 데 있다.
본 발명의 다른 목적은 동기식 반도체 장치에 있어서, 사용자의 필요에 따라 시스템 클럭에 동기하는 내부 클럭의 주파수를 가변시켜 발생시킬 수 있는 클럭 발생 회로를 구비하는 동기식 반도체 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은,
외부 시스템 클럭을 입력하여 내부 클럭을 발생시키는 클럭 발생 회로에 있어서, 상기 외부 시스템 클럭을 입력하고, 이를 버퍼링하여 출력하는 클럭 버퍼; 클럭 발생 제어 신호를 발생시키는 제어 신호 발생기; 상기 클럭 버퍼로부터 출력되는 신호를 입력하고, 상기 외부 시스템 클럭의 라이징 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 1 내부 클럭을 발생시키는 제 1 내부 클럭 발생기; 상기 클럭 버퍼로부터 출력되는 신호 및 상기 클럭 발생 제어 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 외부 시스템 클럭의 폴링 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 2 내부 클럭을 발생시키는 제 2 내부 클럭 발생기; 및 상기 제1 및 제2 내부 클럭들과 상기 클럭 발생 제어 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 제 1 내부 클럭과 상기 제 2 내부 클럭을 논리합하여 상기 외부 시스템 클럭의 2배에 해당하는 주파수를 갖는 내부 클럭을 출력하는 내부 클럭 신호 구동부를 구비하는 클럭 발생 회로를 제공한다.
상기 목적을 달성하기 위하여 본 발명은 또한,
외부 시스템 클럭을 입력하여 내부 클럭을 발생시키는 클럭 발생 회로에 있어서, 상기 외부 시스템 클럭을 입력하고, 이를 버퍼링하여 출력하는 클럭 버퍼; 클럭 발생 제어 신호를 발생시키는 제어 신호 발생기; 상기 클럭 버퍼로부터 출력되는 신호 및 상기 클럭 발생 제어 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 외부 시스템 클럭의 라이징 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 1 내부 클럭을 발생시키는 제 1 내부 클럭 발생기; 상기 클럭 버퍼로부터 출력되는 신호를 입력하고, 상기 외부 시스템 클럭의 폴링 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 2 내부 클럭을 발생시키는 제 2 내부 클럭 발생기; 및 상기 제1 및 제2 내부 클럭들과 상기 클럭 발생 제어 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 제 1 내부 클럭과 상기 제 2 내부 클럭을 논리합하여 상기 외부 시스템 클럭의 2배에 해당하는 주파수를 갖는 내부 클럭을 출력하는 내부 클럭 신호 구동부를 구비하는 클럭 발생 회로를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은
동기식 반도체 장치에 있어서 외부 시스템 클럭을 입력하여 내부 클럭을 발생시키는 클럭 발생 회로는, 상기 외부 시스템 클럭을 입력하여 버퍼링 하여 출력하는 클럭 버퍼; 클럭 발생 제어 신호를 발생시키는 제어 신호 발생기; 상기 클럭 버퍼로부터 출력되는 신호를 입력하여 상기 외부 시스템 클럭의 라이징 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 1 내부 클럭을 발생시키는 제 1 내부 클럭 발생기; 상기 클럭 버퍼로부터 출력되는 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 외부 시스템 클럭의 폴링 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 2 내부 클럭을 발생시키는 제 2 내부 클럭 발생기; 및 상기 클럭 발생 제어 신호가 액티브될 때, 상기 제 1 내부 클럭과 상기 제 2 내부 클럭을 논리합하여 상기 외부 시스템 클럭의 2배에 해당하는 주파수를 갖는 내부 클럭을 출력하는 내부 클럭 신호 구동부를 구비하는 동기식 반도체 장치를 제공한다.
이어서 첨부한 도면들을 참조하여 본 발명의 구체적인 실시예들에 대하여 자세히 설명하기로 한다.
도 4는 본 발명의 제 1 실시예에 따른 클럭 발생 회로의 블록도이고, 도 5는 도 4의 좀더 상세한 회로도이다.
도 4와 5를 참조하면, 본 발명의 제 1 실시예에 따른 클럭 발생 회로는 클럭 버퍼(310), 내부 클럭 발생기들(320,330), 및 내부 클럭 신호 구동부(340)를 구비한다.
클럭 버퍼(310)는 외부 시스템 클럭(CLK)을 입력하여 버퍼링 하여 출력한다.
내부 클럭 발생기(320)는 클럭 버퍼(310)로부터 출력되는 신호를 입력하여 외부 시스템 클럭(CLK)의 라이징 에지(Rising Edge)에 트리거되어 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKR)을 발생시킨다.
내부 클럭 발생기(320)는 인버터들(321,322,325), 지연부(323), 및 NAND 게이트(324)로써 구성되어 있다.
인버터(321)는 클럭 버퍼(310)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력한다.
인버터(322)는 인버터(321)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력한다.
지연부(323)는 인버터(322)로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력한다.
NAND 게이트(324)는 인버터(322)로부터 출력되는 신호와 지연부(323)로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력한다. NAND 게이트(324)는 인버터(322)로부터 출력되는 신호와 지연부(323)로부터 출력되는 신호가 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(325)는 NAND 게이트(324)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 내부 클럭(PCLKR)으로서 출력한다.
내부 클럭 발생기(330)는 사용자의 필요에 따라 인에이블 되는 클럭 발생 제어 신호(PDUALCLK)에 의해 제어되어, 클럭 버퍼(310)로부터 출력되는 신호를 입력하여 외부 시스템 클럭(CLK)의 폴링 에지(Falling Edge)에 트리거되어 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKF)을 발생시킨다.
내부 클럭 발생기(330)는 인버터(321), NAND 게이트(331), 지연부(332), NOR 게이트(333)로써 구성되어 있다.
인버터(321)는 클럭 버퍼(310)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력한다.
NAND 게이트(331)는 인버터(321)로부터 출력되는 신호와 클럭 발생 제어 신호(PDUALCLK)를 입력하여 이들을 논리 곱하고 인버팅 하여 출력한다. NAND 게이트(331)는 인버터(321)로부터 출력되는 신호와 클럭 발생 제어 신호(PDUALCLK)가 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
지연부(332)는 NAND 게이트(331)로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력한다.
NOR 게이트(333)는 NAND 게이트(331)로부터 출력되는 신호와 지연부(332)로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 이를 내부 클럭(PCLKF)으로서 출력한다. NOR 게이트(333)는 NAND 게이트(331)로부터 출력되는 신호와 지연부(332)로부터 출력되는 신호가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 내부 클럭(PCLKF)으로서 출력한다.
클럭 신호 구동부(340)는 사용자의 필요에 따라 내부 클럭(PCLKR)을 출력하거나 내부 클럭(PCLKR)과 내부 클럭(PCLKF)을 논리 합하여 출력한다.
클럭 신호 구동부(340)는 인버터들(342,345), NOR 게이트들(341,343,346), 및 NAND 게이트(344)로써 구성되어 있다.
인버터(342)는 클럭 발생 제어 신호(PDUALCLK)를 입력하여 이를 인버팅 하여 출력한다.
NOR 게이트(341)는 내부 클럭(PCLKR)과 인버터(321)로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력한다. NOR 게이트(341)는 내부 클럭(PCLKR)과 인버터(321)로부터 출력되는 신호가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.
NOR 게이트(343)는 내부 클럭(PCLKF)과 인버터(342)로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력한다. NOR 게이트(343)는 내부 클럭(PCLKF)과 인버터(342)로부터 출력되는 신호가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.
NAND 게이트(344)는 NOR 게이트(343)로부터 출력되는 신호와 인버터(321)로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력한다. NAND 게이트(344)는 NOR 게이트(343)로부터 출력되는 신호와 인버터(321)로부터 출력되는 신호가 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(345)는 NAND 게이트(344)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력한다.
NOR 게이트(346)는 NOR 게이트(341)로부터 출력되는 신호와 인버터(345)로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 이를 내부 클럭(PCLK)으로서 출력한다. NOR 게이트(346)는 NOR 게이트(341)로부터 출력되는 신호와 인버터(345)로부터 출력되는 신호가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 내부 클럭(PCLK)으로서 출력한다.
도 6은 도 5의 동작을 설명하기 위한 여러 신호들의 타이밍도이다. 여기서 참조부호 t2f는 클럭 발생 제어 신호(PDUALCLK)가 액티브 되는 시점을 나타낸다.
도 6을 참조하면, 클럭 발생 제어 신호(PDUALCLK)가 액티브 되기 전에는 시스템 클럭(CLK)의 라이징 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKR)이 내부 클럭(PCLK)으로서 발생되어 진다. 클럭 발생 제어 신호(PDUALCLK)가 액티브 된 후에는 시스템 클럭(CLK)의 라이징 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKR)과 시스템 클럭(CLK)의 폴링 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKF)에 의해서 시스템 클럭(CLK) 주파수의 2배에 해당되는 주파수를 가지는 내부 클럭(PCLK)이 발생되어 진다.
이와 같이, 본 발명의 제 1 실시예에 따른 클럭 발생 회로는 사용자의 필요에 따라 클럭 발생 제어 신호(PDUALCLK)를 액티브시키고, 이에 따라 시스템 클럭(CLK) 주파수의 2배에 해당되는 주파수를 가지는 내부 클럭(PCLK)을 발생시킬 수 있다. 따라서 시스템 클럭(CLK)보다 빠른 속도로 칩회로를 동작시켜야 할 때 유용하게 사용될 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 클럭 발생 회로의 블록도이고, 도 8은 도 7의 상세한 회로도이다.
도 7과 8을 참조하면, 본 발명의 제 2 실시예에 따른 클럭 발생 회로는 클럭 버퍼(410), 내부 클럭 발생기들(420,430), 및 내부 클럭 신호 구동부(440)를 구비한다.
클럭 버퍼(410)는 외부 시스템 클럭(CLK)을 입력하여 버퍼링 하여 출력한다.
내부 클럭 발생기(420)는 사용자의 필요에 따라 인에이블 되는 클럭 발생 제어 신호(PDUALCLK)에 의해 제어되어, 클럭 버퍼(410)로부터 출력되는 신호를 입력하여 외부 시스템 클럭(CLK)의 라이징 에지(Rising Edge)에 트리거되어 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKR)을 발생시킨다.
내부 클럭 발생기(420)는 인버터들(431,424), 지연부(422), 및 NAND 게이트들(421,423)로써 구성되어 있다.
인버터(431)는 클럭 버퍼(410)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력한다.
NAND 게이트(421)는 인버터(431)로부터 출력되는 신호와 클럭 발생 제어 신호(PDUALCLK)를 입력하여 이들을 논리 곱하고 인버팅 하여 출력한다. NAND 게이트(421)는 인버터(431)로부터 출력되는 신호와 클럭 발생 제어 신호(PDUALCLK)가 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
지연부(422)는 NAND 게이트(421)로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력한다.
NAND 게이트(423)는 지연부(422)로부터 출력되는 신호와 NAND 게이트(421)로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력한다. NAND 게이트(423)는 지연부(422)로부터 출력되는 신호와 NAND 게이트(421)로부터 출력되는 신호가 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(424)는 NAND 게이트(423)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 내부 클럭(PCLKR)으로서 출력한다.
내부 클럭 발생기(430)는 클럭 버퍼(410)로부터 출력되는 신호를 입력하여 외부 시스템 클럭(CLK)의 폴링 에지(Falling Edge)에 트리거되어 외부 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKF)을 발생시킨다.
내부 클럭 발생기(430)는 인버터들(431,432), 지연부(433), NOR 게이트(434)로써 구성되어 있다.
인버터(431)는 클럭 버퍼(410)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력한다.
인버터(432)는 인버터(431)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력한다.
지연부(433)는 인버터(432)로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력한다.
NOR 게이트(434)는 인버터(432)로부터 출력되는 신호와 지연부(433)로부터 출력되는 신호를 입력하여 이들을 논리 합하고 인버팅 하여 이를 내부 클럭(PCLKF)으로서 출력한다. NOR 게이트(434)는 인버터(432)로부터 출력되는 신호와 지연부(433)로부터 출력되는 신호가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 내부 클럭(PCLKF)으로서 출력한다.
클럭 신호 구동부(440)는 사용자의 필요에 따라 내부 클럭(PCLKR)을 출력하거나 내부 클럭(PCLKR)과 내부 클럭(PCLKF)을 논리 합하여 출력한다.
클럭 신호 구동부(440)는 인버터들(444,446,447), NOR 게이트들(441,443), 및 NAND 게이트들(442,445)로써 구성되어 있다.
인버터(447)는 클럭 발생 제어 신호(PDUALCLK)를 입력하여 이를 인버팅 하여 출력한다.
NOR 게이트(441)는 내부 클럭(PCLKR)과 인버터(447)로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력한다. NOR 게이트(441)는 내부 클럭(PCLKR)과 인버터(447)로부터 출력되는 신호가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.
NAND 게이트(442)는 NOR 게이트(441)로부터 출력되는 신호와 클럭 버퍼(410)로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력한다. NAND 게이트(442)는 NOR 게이트(441)로부터 출력되는 신호와 클럭 버퍼(410)로부터 출력되는 신호가 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
NOR 게이트(443)는 내부 클럭(PCLKF)과 클럭 버퍼(410)로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력한다. NOR 게이트(443)는 내부 클럭(PCLKF)과 클럭 버퍼(410)로부터 출력되는 신호가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.
인버터(444)는 NOR 게이트(443)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력한다.
NAND 게이트(445)는 NAND 게이트(442)로부터 출력되는 신호와 인버터(444)로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력한다. NAND 게이트(445)는 NAND 게이트(442)로부터 출력되는 신호와 인버터(444)로부터 출력되는 신호가 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(446)는 NAND 게이트(445)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 내부 클럭(PCLK)으로서 출력한다.
도 9는 도 8의 동작을 설명하기 위한 여러 신호들의 타이밍도이다. 여기서 참조부호 t2f는 클럭 발생 제어 신호(PDUALCLK)가 액티브 되는 시점을 나타낸다.
도 9를 참조하면, 클럭 발생 제어 신호(PDUALCLK)가 액티브 되기 전에는 시스템 클럭(CLK)의 폴링 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKF)이 내부 클럭(PCLK)으로서 발생되어 진다. 클럭 발생 제어 신호(PDUALCLK)가 액티브 된 후에는 시스템 클럭(CLK)의 라이징 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKR)과 시스템 클럭(CLK)의 폴링 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKF)에 의해서 시스템 클럭(CLK) 주파수의 2 배에 해당되는 주파수를 가지는 내부 클럭(PCLK)이 발생되어 진다.
이와 같이, 본 발명의 제 2 실시예에 따른 클럭 발생 회로는 사용자의 필요에 따라 클럭 발생 제어 신호(PDUALCLK)를 액티브시키고, 이에 따라 시스템 클럭(CLK) 주파수의 2 배에 해당되는 주파수를 가지는 내부 클럭(PCLK)을 발생시킬 수 있다. 따라서 시스템 클럭(CLK)보다 빠른 속도로 칩회로를 동작시켜야 할 때 유용하게 사용될 수 있다.
도 10은 본 발명의 제 3 실시예에 따른 동기식 반도체 메모리 장치에 있어서 클럭 발생 회로의 블록도를 나타내고 있다.
도 10을 참조하면, 본 발명의 제 3 실시예에 따른 동기식 반도체 메모리 장치에 있어서 클럭 발생 회로는 클럭 버퍼(510), 내부 클럭 발생기들(520,530), 내부 클럭 신호 구동부(540), 및 제어 신호 발생기(550)를 구비한다. 여기서 클럭 버퍼(510), 내부 클럭 발생기들(520,530), 및 내부 클럭 신호 구동부(540)는 각각 본 발명의 제 1 실시예의 클럭 버퍼(310), 내부 클럭 발생기들(320,330), 및 내부 클럭 신호 구동부(340)와 동일하게 구성할 수 있으므로 그 상세한 설명은 생략하기로 한다.
제어 신호 발생기(550)는 사용자의 요구에 따라 클럭 발생 제어 신호(PDUALCLK)를 발생시킨다.
도 11은 도 10에 있어서 제어 신호 발생기(550)의 구체적일 일 실시예에 따른 회로의 블록도를 나타내고 있다.
도 11을 참조하면, 도 10에 있어서 제어 신호 발생기(550)의 구체적일 일 실시예에 따른 회로는 클럭 모드 신호 발생기(560), 레지스터 회로(570), 및 클럭 발생 제어 신호 발생기(580)로써 구성되어 있다.
클럭 모드 신호 발생기(560)는 사용자에 의하여 내부 클럭(PCLK)의 주파수를 설정하기 위한 클럭 주파수 설정 모드 시에 액티브 되는 클럭 모드 신호(PMCLK)를 발생시킨다.
레지스터 회로(570)는 클럭 모드 신호(PMCLK)에 의하여 인에이블 되어, 복수의 핀들로부터 로 어드레스(RAi)를 입력하여 이를 모드 어드레스(MRAi)로서 저장한다.
클럭 발생 제어 신호 발생기(580)는 레지스터 회로(570)에 저장되어 있는 모드 어드레스(MRAi)를 입력하여 이에 따라 클럭 발생 제어 신호(PDUALCLK)를 액티브 시켜 출력한다.
도 12는 도 11에 있어서, 클럭 모드 신호 발생기(560)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.
도 12를 참조하면 클럭 모드 신호 발생기(560)는 칩회로의 외부로부터 입력되는 신호들을 이용하여 칩회로의 정상적인 동작에 필요한 모든 제어 신호들이 모두 액티브 되어 있지 않는 경우에만 클럭 모드 신호(PMCLK)를 액티브 시켜 발생시킨다. 예를 들면, 클럭 모드 신호 발생기(560)는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 기입 인에이블 신호(WEB), 및 칩 선택 신호(CSB)가 모두 액티브 되어 있지 않은 경우에만 클럭 모드 신호(PMCLK)를 액티브 시켜 발생시킨다. 클럭 모드 신호 발생기(560)는 NAND 게이트들(561,562,563), 및 인버터들(564,565)로써 구성되어 있다.
NAND 게이트(561)는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 기입 인에이블 신호(WEB), 및 칩 선택 신호(CSB)가 모두 액티브 되어 있지 않은 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(564)는 NAND 게이트(561)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력한다.
NAND 게이트(562)는 복수의 핀들로부터 로 어드레스 중에서 해당되는 비트들(RA7,RA8)을 입력하여 비트들(RA7,RA8)들의 조합이 소정의 조합에 대응되는 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(565)는 NAND 게이트(562)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력한다.
NAND 게이트(563)는 인버터들(564,565)로부터 출력되는 신호들을 입력하여 이들을 논리 곱하고 인버팅 하여 클럭 모드 신호(PMCLK)로서 출력한다. NAND 게이트(563)는 인버터들(564,565)로부터 출력되는 신호들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨로 액티브 되는 신호를 클럭 모드 신호(PMCLK)로서 출력한다.
도 13은 도 11에 있어서 레지스터 회로(570)의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 13을 참조하면, 도 11에 있어서 레지스터 회로(570)의 구체적인 일 실시예에 따른 회로는 인버터(571), 전송 게이트(572), 래치 수단(573), 프리차지 수단(574), 및 구동부(575)로써 구성되어 있다.
인버터(571)는 로 어드레스(RAi)를 입력하여 이를 인버팅 하여 출력한다.
전송 게이트(572)는 클럭 모드 신호(PMCLK)에 의해서 제어되어, 인버터(571)로부터의 출력을 전송한다.
래치 수단(573)은 전송 게이트(572)로부터 전송되는 신호를 입력하여 래치 시킨다.
프리 차지 수단(574)은 클럭 모드 신호(PMCLK)에 의해서 레지스터 회로(570)가 인에이블 되기 전에 래치 수단(573)의 입력을 로우('L') 레벨로 프리차지시킨다. 프리 차지 수단(574)은 전원 단자(VCC)와 래치 수단(573)의 입력 단자 사이에 접속되어 있으며, 프리 차지 신호(PVCCH)에 의해서 게이팅되어 있는 PMOS 트랜지스터로써 구성되어 있다.
구동부(575)는 래치 수단(573)에 래치 되어 있는 신호를 구동시켜 이를 모드 어드레스(MRAi)로서 출력한다.
도 14는 도 10의 동작을 설명하기 위한 여러 신호들의 타이밍도이다. 여기서 참조부호 t2f는 클럭 발생 제어 신호(PDUALCLK)가 액티브 되는 시점을 나타낸다.
도 14를 참조하면, 클럭 발생 제어 신호(PDUALCLK)가 액티브 되기 전에는 시스템 클럭(CLK)의 라이징 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKR)이 내부 클럭(PCLK)으로서 발생되어 진다. 클럭 발생 제어 신호(PDUALCLK)가 액티브 된 후에는 시스템 클럭(CLK)의 라이징 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKR)과 시스템 클럭(CLK)의 폴링 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKF)에 의해서 시스템 클럭(CLK) 주파수의 2 배에 해당되는 주파수를 가지는 내부 클럭(PCLK)이 발생되어 진다.
이와 같이, 본 발명의 제 3 실시예에 따른 동기식 반도체 장치에 있어서 클럭 발생 회로는 사용자의 필요에 따라 클럭 발생 제어 신호(PDUALCLK)를 액티브시키고, 이에 따라 시스템 클럭(CLK) 주파수의 2 배에 해당되는 주파수를 가지는 내부 클럭(PCLK)을 발생시킬 수 있다. 따라서 시스템 클럭(CLK)보다 빠른 속도로 칩회로를 동작시켜야 할 때 유용하게 사용될 수 있다.
도 15는 본 발명의 제 4 실시예에 따른 동기식 반도체 장치에 있어서 클럭 발생 회로의 블록도이다.
도 15를 참조하면, 본 발명의 제 4 실시예에 따른 동기식 반도체 장치에 있어서 클럭 발생 회로는 클럭 버퍼(610), 내부 클럭 발생기들(620,630), 내부 클럭 신호 구동부(640), 및 제어 신호 발생기(650)를 구비한다. 여기서 클럭 버퍼(610), 내부 클럭 발생기들(620,630), 및 내부 클럭 신호 구동부(640)는 각각 본 발명의 제 2 실시예의 클럭 버퍼(410), 내부 클럭 발생기들(420,430), 및 내부 클럭 신호 구동부(440)와 동일하게 구성할 수 있으므로 그 상세한 설명은 생략하기로 한다. 또한 제어 신호 발생기(650)는 본 발명의 제 3 실시예의 제어 신호 발생기(550)와 동일하게 구성할 수 있으므로 그 상세한 설명을 생략하기로 한다.
도 16은 도 15의 동작을 설명하기 위한 여러 신호들의 타이밍도이다. 여기서 참조부호 t2f는 클럭 발생 제어 신호(PDUALCLK)가 액티브 되는 시점을 나타낸다.
도 16을 참조하면, 클럭 발생 제어 신호(PDUALCLK)가 액티브 되기 전에는 시스템 클럭(CLK)의 폴링 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKF)이 내부 클럭(PCLK)으로서 발생되어 진다. 클럭 발생 제어 신호(PDUALCLK)가 액티브 된 후에는 시스템 클럭(CLK)의 라이징 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKR)과 시스템 클럭(CLK)의 폴링 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKF)에 의해서 시스템 클럭(CLK) 주파수의 2 배에 해당되는 주파수를 가지는 내부 클럭(PCLK)이 발생되어 진다.
이와 같이, 본 발명의 제 4 실시예에 따른 동기식 반도체 장치에 있어서 클럭 발생 회로는 사용자의 필요에 따라 클럭 발생 제어 신호(PDUALCLK)를 액티브시키고, 이에 따라 시스템 클럭(CLK) 주파수의 2 배에 해당되는 주파수를 가지는 내부 클럭(PCLK)을 발생시킬 수 있다. 따라서 시스템 클럭(CLK)보다 빠른 속도로 칩회로를 동작시켜야 할 때 유용하게 사용될 수 있다.
도 17은 본 발명의 제 5 실시예에 따른 모드 레지스터 설정 회로를 구비하는 동기식 반도체 장치에 있어서 클럭 발생 회로의 블록도를 나타내고 있다.
도 17을 참조하면, 본 발명의 제 5 실시예에 따른 모드 레지스터 설정 회로를 구비하는 동기식 반도체 장치에 있어서 클럭 발생 회로는 클럭 버퍼(710), 내부 클럭 발생기들(720,730), 내부 클럭 신호 구동부(740), 및 모드 레지스터 설정 회로(750)를 구비한다. 여기서 클럭 버퍼(710), 내부 클럭 발생기들(720,730), 및 내부 클럭 신호 구동부(740)는 본 발명의 제 1 실시예의 클럭 버퍼(310), 내부 클럭 발생기들(320,330), 및 내부 클럭 신호 구동부(340)와 동일하게 구성할 수 있으므로 그 상세한 설명은 생략하기로 한다.
모드 레지스터 설정 회로(750)는 동기식 반도체 메모리 장치에 있어서, 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)에 의해서 제어되어, CAS 레이턴시(Latency), 버스트(Burst) 형, 및 버스트 길이 등을 설정하기 위한 회로이다. 모드 레지스터 설정 회로(750)는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)에 의해서 인에이블 되고, 입력되는 어드레스의 조합에 따라 CAS 레이턴시, 버스트 형, 및 버스트 길이 등을 결정하여, 그에 따라 CAS 레이턴시 모드 신호들(CL1 CL2,CL3), 버스트 형 모드 신호들(도시되어 있지 않음), 및 버스트 길이 모드 신호들(BL1,BL2,BL34,BL8,BLFULL)을 발생시킨다. 여기서 CAS 레이턴시 모드 신호들(CL1 CL2,CL3), 버스트 형 모드 신호들(도시되어 있지 않음), 및 버스트 길이 모드 신호들(BL1,BL2,BL34,BL8,BLFULL)의 상태들은 모드 레지스터 설정 회로(750)가 다시 인에이블 되어 모드를 설정할 때까지 변화하지 않는다. 즉 모드 레지스터 설정 회로(750)가 인에이블 되면, 입력되는 어드레스(RAi)의 조합에 따라 CAS 레이턴시 및 버스트 길이가 결정되고, 이에 따라 CAS 레이턴시 모드 신호들(CL1 CL2,CL3) 중의 하나가 인에이블 되고, 버스트 길이 모드 신호들(BL1,BL2,BL34,BL8,BLFULL) 중의 하나가 인에이블 되며, 이들의 상태는 다시 모드 레지스터 설정 회로(750)가 인에이블 되어 모드를 설정할 때까지 변화하지 않는다. 그러므로 모드 레지스터 설정 회로(750)를 이용하여 클럭 발생 회로를 제어하는 클럭 발생 제어 신호(PDUALCLK)를 발생시킬 수 있다.
도 18은 도 17에 있어서 모드 레지스터 설정 회로(750)의 구체적인 일 실시예에 따른 회로의 블록도를 나타내고 있다.
도 18을 참조하면, 모드 레지스터 설정 회로(750)는 모드 레지스터(760), 버스트 길이 모드 신호 발생기(770), CAS 레이턴시 모드 신호 발생기(780), 및 클럭 발생 제어 신호 발생기(790)를 구비한다.
모드 레지스터(760)는 제어 신호(PWCBR)의 제어에 의해서 인에이블 되어, 로 어드레스 버퍼 회로(도시되어 있지 않음)로부터 출력되는 로 어드레스(RAi)를 입력하여 이를 저장하여 모드 레지스터(760)에 저장되어 있는 데이터들(MDSTi, i=0~6)로서 출력한다. 여기서 제어 신호(PWCBR)는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)가 모두 로우('L')일 때에만 액티브 되는 신호이다.
버스트 길이 모드 신호 발생기(770)는 모드 레지스터(760)로부터 출력되는 데이터들(MDST0,MDST1,MDST2)을 입력하여, 그 조합에 따라 버스트 길이에 대한 모드를 설정하여 버스트 길이 모드 신호들(BLi, i=1,2,4,8,FULL) 중에서 해당되는 버스트 길이 모드 신호만을 액티브 시켜 출력한다.
CAS 레이턴시 모드 신호 발생기(780)는 모드 레지스터(760)로부터 출력되는 데이터들(MDST4,MDST5,MDST6)을 입력하여, 그 조합에 따라 CAS 레이턴시에 대한 모드를 설정하여 CAS 레이턴시 모드 신호들(CLi, I=1,2,3) 중에서 해당되는 CAS 레이턴시 모드 신호만을 액티브 시켜 출력한다.
클럭 발생 제어 신호 발생기(790)는 모드 레지스터(760)로부터 출력되는 데이터들(MDST4,MDST5,MDST6)을 입력하여, 그 조합에 따라 클럭 발생 제어 신호(PDUALCLK)를 액티브 시켜 출력한다. 여기서 클럭 발생 제어 신호 발생기(790)는 CAS 레이턴시 모드 신호들(CLi, I=1,2,3)에 해당되는 데이터들(MDST4,MDST5,MDST6)의 조합들을 제외한 나머지 부분에 대하여 클럭 발생 제어 신호(PDUALCLK)에 해당되는 조합으로서 설정한다.
도 19는 도 18에 있어서, 모드 레지스터(760)의 일실시예에 따른 회로의 회로도이다.
도 19를 참조하면, 모드 레지스터(760)의 일실시예에 따른 회로는 인버터(761), 전송게이트(762), 래치 수단(763), 프리 차지 수단(764), 및 구동부(765)를 구비한다.
인버터(761)는 로 어드레스 버퍼 회로(도시되어 있지 않음)로부터 출력되는 로 어드레스(RAi)를 입력하여 이를 인버팅 하여 출력한다.
전송게이트(762)는 제어 신호(PWCBR)의 제어 하에 인버터(761)로부터 출력되는 신호를 입력하여 전송한다. 즉 제어 신호(PWCBR)가 하이('H')일 때 전송게이트(762)는 인버터(761)로부터 출력되는 신호를 입력하여 전송한다. 여기서 제어 신호(PWCBR)는 로 어드레스 스트로우브 신호(RASB), 칼럼 어드레스 스트로우브 신호(CASB), 칩 선택 신호(CSB), 및 기입 인에이블 신호(WEB)가 모두 로우('L')일 때에만 하이('H')로 액티브 되는 신호이다.
프리 차지 수단(764)은 입력 신호(PVCCH)에 의해서 래치 수단(763)에 입력되는 신호를 로우('L') 레벨로 미리 프리차지시킨다. 여기서, 입력 신호(PVCCH)는 제어 신호(PWCBR)에 의해서 모드 레지스터(760)가 인에이블 되며, 로우('L') 레벨로부터 하이('H') 레벨로 전환되는 신호이다.
래치 수단(764)은 전송게이트(762)로부터 전송되어지는 신호를 래치 하여 저장한다.
구동부(765)는 래치부(764)에 래치 되어 저장되어 있는 신호를 구동하여 모드 레지스터(760)의 출력 데이터들(MDSTi)로서 출력한다.
도 20은 도 18에 있어서, CAS 레이턴시 모드 신호 발생기(780)와 클럭 발생 제어 신호 발생기(790)의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 20을 참조하면, CAS 레이턴시 모드 신호 발생기(780)와 클럭 발생 제어 신호 발생기(790)의 구체적인 일 실시예에 따른 회로는 인버터들(791,792,793,795,784,785,786), 및 NAND 게이트들(794,781,782,783)을 구비한다.
인버터들(791,792,793)은 각각 데이터들(MDST4,MDST5,MDST6)을 입력하여 이들을 인버팅 하여 출력한다.
NAND 게이트(794)는 데이터들(MDST4,MDST5,MDST6)이 모두 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(795)는 NAND 게이트(794)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 클럭 발생 제어 신호(PDUALCLK)로서 출력한다. 따라서 클럭 발생 제어 신호(PDUALCLK)는 데이터들(MDST4,MDST5,MDST6)이 모두 로우('L') 레벨일 경우에만 액티브 되도록 설정되어 있는 신호이다.
NAND 게이트(781)는 데이터(MDST4)와 인버터들(792,793)로부터 출력되는 신호들을 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다. 즉 NAND 게이트(781)는 데이터(MDST4)가 하이('H') 레벨이고 데이터들(MDST5,MDST6)이 모두 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
NAND 게이트(782)는 데이터(MDST5)와 인버터들(791,793)로부터 출력되는 신호들을 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다. 즉 NAND 게이트(782)는 데이터(MDST5)가 하이('H') 레벨이고 데이터들(MDST4,MDST6)이 모두 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
NAND 게이트(783)는 데이터들(MDST4,MDST5)과 인버터(793)로부터 출력되는 신호들을 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다. 즉 NAND 게이트(783)는 데이터들(MDST4,MDST5)이 하이('H') 레벨이고 데이터(MDST6)가 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터들(784,785,786)은 각각 NAND 게이트들(781,782,783)로부터 출력되는 신호들을 입력하여 이들을 인버팅 하여 CAS 레이턴시 모드 신호들(CL1,CL2,CL3)로서 출력한다.
도 21은 도 17의 동작을 설명하기 위한 여러 신호들의 타이밍도이다. 여기서 참조부호 t2f는 클럭 발생 제어 신호(PDUALCLK)가 액티브 되는 시점을 나타낸다.
도 21을 참조하면, 클럭 발생 제어 신호(PDUALCLK)가 액티브 되기 전에는 시스템 클럭(CLK)의 폴링 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKF)이 내부 클럭(PCLK)으로서 발생되어 진다. 클럭 발생 제어 신호(PDUALCLK)가 액티브 된 후에는 시스템 클럭(CLK)의 라이징 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKR)과 시스템 클럭(CLK)의 폴링 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKF)에 의해서 시스템 클럭(CLK) 주파수의 2 배에 해당되는 주파수를 가지는 내부 클럭(PCLK)이 발생되어 진다.
이와 같이, 본 발명의 제 5 실시예에 따른 동기식 반도체 장치에 있어서 클럭 발생 회로는 사용자의 필요에 따라 모드 레지스터 설정 회로(750)를 이용하여 클럭 발생 제어 신호(PDUALCLK)를 액티브시키고, 이에 따라 시스템 클럭(CLK) 주파수의 2 배에 해당되는 주파수를 가지는 내부 클럭(PCLK)을 발생시킬 수 있다. 따라서 시스템 클럭(CLK)보다 빠른 속도로 칩회로를 동작시켜야 할 때 유용하게 사용될 수 있다.
도 22는 본 발명의 제 6 실시예에 따른 모드 레지스터 설정 회로를 구비하는 동기식 반도체 장치에 있어서 클럭 발생 회로의 블록도를 나타내고 있다.
도 22를 참조하면, 본 발명의 제 6 실시예에 따른 모드 레지스터 설정 회로를 구비하는 동기식 반도체 장치에 있어서 클럭 발생 회로는 클럭 버퍼(810), 내부 클럭 발생기들(820,830), 내부 클럭 신호 구동부(840), 및 제어 신호 발생기(850)를 구비한다. 여기서 클럭 버퍼(810), 내부 클럭 발생기들(820,830), 및 내부 클럭 신호 구동부(840)는 각각 본 발명의 제 2 실시예의 클럭 버퍼(410), 내부 클럭 발생기들(420,430), 및 내부 클럭 신호 구동부(440)와 동일하게 구성할 수 있으므로 그 상세한 설명은 생략하기로 한다. 또한 모드 레지스터 설정 회로(850)는 본 발명의 제 5 실시예의 모드 레지스터 설정 회로(750)와 동일하게 구성할 수 있으므로 그 상세한 설명을 생략하기로 한다.
도 23은 도 22의 동작을 설명하기 위한 여러 신호들의 타이밍도이다. 여기서 참조부호 t2f는 클럭 발생 제어 신호(PDUALCLK)가 액티브 되는 시점을 나타낸다.
도 23을 참조하면, 클럭 발생 제어 신호(PDUALCLK)가 액티브 되기 전에는 시스템 클럭(CLK)의 폴링 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKF)이 내부 클럭(PCLK)으로서 발생되어 진다. 클럭 발생 제어 신호(PDUALCLK)가 액티브 된 후에는 시스템 클럭(CLK)의 라이징 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKR)과 시스템 클럭(CLK)의 폴링 에지에 트리거되어 시스템 클럭(CLK)에 동기되는 내부 클럭(PCLKF)에 의해서 시스템 클럭(CLK) 주파수의 2 배에 해당되는 주파수를 가지는 내부 클럭(PCLK)이 발생되어 진다.
이와 같이, 본 발명의 제 6 실시예에 따른 동기식 반도체 장치에 있어서 클럭 발생 회로는 사용자의 필요에 따라 클럭 발생 제어 신호(PDUALCLK)를 액티브시키고, 이에 따라 시스템 클럭(CLK) 주파수의 2 배에 해당되는 주파수를 가지는 내부 클럭(PCLK)을 발생시킬 수 있다. 따라서 시스템 클럭(CLK)보다 빠른 속도로 칩회로를 동작시켜야 할 때 유용하게 사용될 수 있다.
본 발명에 의하면, 사용자의 필요에 따라 클럭 발생 제어 신호(PDUALCLK)를 액티브시키고, 이에 따라 시스템 클럭(CLK) 주파수의 2 배에 해당되는 주파수를 가지는 내부 클럭(PCLK)을 발생시킬 수 있으므로 시스템 클럭(CLK)보다 빠른 속도로 칩회로를 동작시켜야 할 때 유용하게 사용될 수 있는 효과를 가진다.
도 1은 종래의 클럭 발생 회로에 있어서 동기식 지연 라인을 이용한 클럭 발생 회로의 블록도이다.
도 2는 종래의 클럭 발생 회로의 개략적인 블록도이다.
도 3은 도 2의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 4는 본 발명의 제 1 실시예에 따른 클럭 발생 회로의 블록도이다.
도 5는 도 4의 상세한 회로도이다.
도 6은 도 5의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 7은 본 발명의 제 2 실시예에 따른 클럭 발생 회로의 블록도이다.
도 8은 도 7의 상세한 회로도이다.
도 9는 도 7의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 10은 본 발명의 제 3 실시예에 따른 동기식 반도체 장치에 있어서의 클럭 발생 회로의 블록도이다.
도 11은 도 10에 있어서 제어 신호 발생기의 구체적인 일 실시예에 따른 블록도이다.
도 12는 도 11에 있어서 클럭 모드 신호 발생기의 구체적인 일 실시예에 따른 블록도이다.
도 13은 도 11에 있어서 레지스터 회로의 구체적인 일 실시예에 따른 블록도이다.
도 14는 도 10의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 15는 본 발명의 제 4 실시예에 따른 동기식 반도체 장치에 있어서의 클럭 발생 회로의 블록도이다.
도 16은 도 15의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 17은 본 발명의 제 5 실시예에 따른 동기식 반도체 장치에 있어서의 클럭 발생 회로의 블록도이다.
도 18은 도 17에 있어서 모드 레지스터 설정 회로의 구체적인 일 실시예에 따른 블록도이다.
도 19는 도 18에 있어서 모드 레지스터의 구체적인 일 실시예에 따른 블록도이다.
도 20은 도 18에 있어서 CAS 레이턴시 모드 신호 발생기와 클럭 발생 제어 신호 발생기의 구체적인 일 실시예에 따른 블록도이다.
도 21은 도 17의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 22는 본 발명의 제 6 실시예에 따른 동기식 반도체 장치에 있어서의 클럭 발생 회로의 블록도이다.
도 23은 도 22의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
* 도면의 부호에 대한 자세한 설명
CLK: 시스템 클럭, PCLK: 내부 클럭,
PCLKR: 제 1 내부 클럭, PCLKF: 제 2 내부 클럭,
PDUALCLK: 클럭 발생 제어 신호, MRAi: 모드 어드레스,
PMCLK: 클럭 모드 신호, RASB: 로 어드레스 스트로우브 신호,
CASB: 칼럼 어드레스 스트로우브 신호, WEB: 기입 인에이블 신호,
CSB: 칩 선택 신호, RAi: 로 어드레스,
PVCCH: 프리차지 신호, VCC: 전원 단자.

Claims (46)

  1. 외부 시스템 클럭을 입력하여 내부 클럭을 발생시키는 클럭 발생 회로에 있어서,
    상기 외부 시스템 클럭을 입력하고, 이를 버퍼링하여 출력하는 클럭 버퍼;
    클럭 발생 제어 신호를 발생시키는 제어 신호 발생기;
    상기 클럭 버퍼로부터 출력되는 신호를 입력하고, 상기 외부 시스템 클럭의 라이징 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 1 내부 클럭을 발생시키는 제 1 내부 클럭 발생기;
    상기 클럭 버퍼로부터 출력되는 신호 및 상기 클럭 발생 제어 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 외부 시스템 클럭의 폴링 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 2 내부 클럭을 발생시키는 제 2 내부 클럭 발생기; 및
    상기 제1 및 제2 내부 클럭들과 상기 클럭 발생 제어 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 제 1 내부 클럭과 상기 제 2 내부 클럭을 논리합하여 상기 외부 시스템 클럭의 2배에 해당하는 주파수를 갖는 내부 클럭을 출력하는 내부 클럭 신호 구동부를 구비하는 것을 특징으로 하는 클럭 발생 회로.
  2. 제1항에 있어서, 상기 제 1 내부 클럭 발생기는
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 인버터로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 2 인버터;
    상기 제 2 인버터로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력하는 지연부;
    상기 제 2 인버터로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 NAND 게이트; 및
    상기 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 제 1 내부 클럭으로서 출력하는 제 3 인버터를 구비하는 것을 특징으로 하는 클럭 발생 회로.
  3. 제1항에 있어서, 상기 제 2 내부 클럭 발생기는
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 인버터로부터 출력되는 신호와 상기 클럭 발생 제어 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 NAND 게이트;
    상기 NAND 게이트로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력하는 지연부; 및
    상기 NAND 게이트로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 이를 상기 제 2 내부 클럭으로서 출력하는 NOR 게이트를 구비하는 것을 특징으로 하는 클럭 발생 회로.
  4. 제2항에 있어서, 상기 내부 클럭 신호 구동부는
    상기 클럭 발생 제어 신호를 입력하여 이를 인버팅 하여 출력하는 제 4 인버터;
    상기 제 1 내부 클럭과 상기 제 1 인버터로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력하는 제 1 NOR 게이트;
    상기 제 2 내부 클럭과 상기 제 4 인버터로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력하는 제 2 NOR 게이트;
    상기 제 2 NOR 게이트로부터 출력되는 신호와 상기 제 1 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 1 NAND 게이트;
    상기 제 1 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 5 인버터; 및
    상기 제 1 NOR 게이트로부터 출력되는 신호와 상기 제 5 인버터로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 상기 내부 클럭으로서 출력하는 제 3 NOR 게이트를 구비하는 것을 특징으로 하는 클럭 발생 회로.
  5. 외부 시스템 클럭을 입력하여 내부 클럭을 발생시키는 클럭 발생 회로에 있어서,
    상기 외부 시스템 클럭을 입력하고, 이를 버퍼링하여 출력하는 클럭 버퍼;
    클럭 발생 제어 신호를 발생시키는 제어 신호 발생기;
    상기 클럭 버퍼로부터 출력되는 신호 및 상기 클럭 발생 제어 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 외부 시스템 클럭의 라이징 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 1 내부 클럭을 발생시키는 제 1 내부 클럭 발생기;
    상기 클럭 버퍼로부터 출력되는 신호를 입력하고, 상기 외부 시스템 클럭의 폴링 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 2 내부 클럭을 발생시키는 제 2 내부 클럭 발생기; 및
    상기 제1 및 제2 내부 클럭들과 상기 클럭 발생 제어 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 제 1 내부 클럭과 상기 제 2 내부 클럭을 논리합하여 상기 외부 시스템 클럭의 2배에 해당하는 주파수를 갖는 내부 클럭을 출력하는 내부 클럭 신호 구동부를 구비하는 것을 특징으로 하는 클럭 신호 발생 회로.
  6. 제5항에 있어서, 상기 제 1 내부 클럭 발생기는
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 인버터로부터 출력되는 신호와 상기 클럭 발생 제어 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 1 NAND 게이트;
    상기 제 1 NAND 게이트로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력하는 지연부;
    상기 제 1 NAND 게이트로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 2 NAND 게이트; 및
    상기 제 2 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 제 1 내부 클럭으로서 출력하는 제 2 인버터를 구비하는 것을 특징으로 하는 클럭 발생 회로.
  7. 제5항에 있어서, 상기 제 2 내부 클럭 발생부는
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 인버터로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 2 인버터;
    상기 제 2 인버터로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력하는 지연부; 및
    상기 제 2 인버터로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 이를 상기 제 2 내부 클럭으로서 출력하는 NOR 게이트를 구비하는 것을 특징으로 하는 클럭 발생 회로.
  8. 제5항에 있어서, 상기 클럭 신호 구동부는
    상기 클럭 발생 제어 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 내부 클럭과 상기 제 1 인버터로부터 출력되는 신호를 입력하여 이를 논리합하고 인버팅 하여 출력하는 제 1 NOR 게이트;
    상기 클럭 버퍼로부터 출력되는 신호와 상기 제 1 NOR 게이트로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 1 NAND 게이트;
    상기 제 2 내부 클럭과 상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력하는 제 2 NOR 게이트;
    상기 제 2 NOR 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 2 인버터;
    상기 제 1 NAND 게이트로부터 출력되는 신호와 상기 제 2 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 2 NAND 게이트; 및
    상기 제 2 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 내부 클럭으로서 출력하는 제 3 인버터를 구비하는 것을 특징으로 하는 클럭 발생 회로.
  9. 동기식 반도체 장치에 있어서 외부 시스템 클럭을 입력하여 내부 클럭을 발생시키는 클럭 발생 회로는,
    상기 외부 시스템 클럭을 입력하여 버퍼링 하여 출력하는 클럭 버퍼;
    클럭 발생 제어 신호를 발생시키는 제어 신호 발생기;
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 상기 외부 시스템 클럭의 라이징 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 1 내부 클럭을 발생시키는 제 1 내부 클럭 발생기;
    상기 클럭 버퍼로부터 출력되는 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 외부 시스템 클럭의 폴링 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 2 내부 클럭을 발생시키는 제 2 내부 클럭 발생기; 및
    상기 클럭 발생 제어 신호가 액티브될 때, 상기 제 1 내부 클럭과 상기 제 2 내부 클럭을 논리합하여 상기 외부 시스템 클럭의 2배에 해당하는 주파수를 갖는 내부 클럭을 출력하는 내부 클럭 신호 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  10. 제9항에 있어서, 상기 제 1 내부 클럭 발생기는
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 인버터로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 2 인버터;
    상기 제 2 인버터로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력하는 지연부;
    상기 제 2 인버터로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 NAND 게이트; 및
    상기 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 제 1 내부 클럭으로서 출력하는 제 3 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  11. 제9항에 있어서, 상기 제 2 내부 클럭 발생기는
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 인버터로부터 출력되는 신호와 상기 클럭 발생 제어 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 NAND 게이트;
    상기 NAND 게이트로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력하는 지연부; 및
    상기 NAND 게이트로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 이를 상기 제 2 내부 클럭으로서 출력하는 NOR 게이트를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  12. 제10항에 있어서, 상기 내부 클럭 신호 구동부는
    상기 클럭 발생 제어 신호를 입력하여 이를 인버팅 하여 출력하는 제 4 인버터;
    상기 제 1 내부 클럭과 상기 제 1 인버터로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력하는 제 1 NOR 게이트;
    상기 제 2 내부 클럭과 상기 제 4 인버터로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력하는 제 2 NOR 게이트;
    상기 제 2 NOR 게이트로부터 출력되는 신호와 상기 제 1 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 1 NAND 게이트;
    상기 제 1 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 5 인버터; 및
    상기 제 1 NOR 게이트로부터 출력되는 신호와 상기 제 5 인버터로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 상기 내부 클럭으로서 출력하는 제 3 NOR 게이트를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  13. 제9항에 있어서, 상기 제어 신호 발생기는
    사용자에 의하여 상기 내부 클럭의 주파수를 설정하기 위하여 클럭 모드를 설정하고 상기 클럭 모드 시에 액티브 되는 클럭 모드 신호를 발생시키는 클럭 모드 신호 발생기;
    상기 클럭 모드 신호에 의하여 인에이블 되어, 복수의 핀들로부터 데이터들을 입력하여 저장하는 레지스터 회로; 및
    상기 레지스터 회로에 저장되어 있는 데이터들을 입력하여 상기 데이터들에 따라 상기 클럭 발생 제어 신호를 액티브 시켜 출력하는 클럭 발생 제어 신호 발생기를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  14. 제13항에 있어서, 상기 클럭 모드 신호 발생기는
    칩회로의 정상적인 동작에 필요한 모든 제어 신호들이 모두 액티브 되어 있지 않는 경우에만 액티브 되는 상기 클럭 모드 신호를 발생시키는 것을 특징으로 하는 동기식 반도체 장치.
  15. 제14항에 있어서, 상기 클럭 모드 신호 발생기는 로 어드레스 스트로우브 신호, 칼럼 어드레스 스트로우브 신호, 기입 인에이블 신호, 및 칩 선택 신호가 모두 액티브 되어 있지 않은 경우에만 액티브 되는 클럭 모드 신호를 발생시키는 것을 특징으로 하는 동기식 반도체 장치.
  16. 제15항에 있어서, 상기 클럭 모드 신호 발생기는
    칩회로의 정상적인 동작에 필요한 모든 제어 신호들이 모두 액티브 되어 있지 않는 경우에만 로우 레벨이 되는 신호를 출력하는 제 1 NAND 게이트;
    상기 제 1 NAND 게이트의 출력을 입력하고 이를 인버팅 하여 출력하는 제 1 인버터;
    복수의 핀들로부터 데이터를 입력하여 상기 데이터들의 조합이 소정의 조합에 대응되는 경우에만 로우 레벨이 되는 신호를 출력하는 제 2 NAND 게이트;
    상기 제 2 NAND 게이트의 출력을 입력하고 이를 인버팅 하여 출력하는 제 2 인버터; 및
    상기 제 2 인버터와 상기 제 2 인버터의 출력이 모두 하이 레벨인 경우에만 로우 레벨로 액티브 되는 신호를 상기 클럭 모드 신호로서 출력하는 제 3 NAND 게이트를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  17. 제13항에 있어서, 상기 레지스터 회로는,
    로 어드레스를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 인에이블 신호에 의해서 제어되어, 상기 제 1 인버터로부터의 출력을 전송하는 전송 게이트;
    상기 전송 게이트로부터 전송되는 신호를 입력하여 래치 시키는 래치 수단;
    상기 인에이블 신호에 의해서 상기 레지스터 회로가 인에이블 되기 전에 상기 래치부의 입력을 로우 레벨로 프리차지시키는 프리 차지 수단; 및
    상기 래치부에 래치 되어 있는 신호를 구동시키는 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  18. 제13항에 있어서, 상기 클럭 발생 제어 신호 발생기는, 상기 레지스터 회로에 저장되어 있는 상기 데이터들을 입력하여 이에 따라 상기 클럭 발생 제어 신호를 액티브 시켜 출력하는 것을 특징으로 하는 동기식 반도체 장치.
  19. 동기식 반도체 장치에 있어서 외부 시스템 클럭을 입력하여 내부 클럭을 발생시키는 클럭 발생 회로는,
    상기 외부 시스템 클럭을 입력하여 버퍼링 하여 출력하는 클럭 버퍼;
    클럭 발생 제어 신호를 발생시키는 제어 신호 발생기;
    상기 클럭 버퍼로부터 출력되는 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 외부 시스템 클럭의 라이징 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 1 내부 클럭을 발생시키는 제 1 내부 클럭 발생기;
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여, 상기 외부 시스템 클럭의 폴링 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 2 내부 클럭을 발생시키는 제 2 내부 클럭 발생기; 및
    상기 클럭 발생 제어 신호가 액티브될 때, 상기 제 1 내부 클럭과 상기 제 2 내부 클럭을 논리합하여 상기 외부 시스템 클럭의 2배에 해당하는 주파수를 갖는 내부 클럭을 출력하는 클럭 신호 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  20. 제19항에 있어서, 상기 제 1 내부 클럭 발생기는
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 인버터로부터 출력되는 신호와 상기 클럭 발생 제어 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 1 NAND 게이트;
    상기 제 1 NAND 게이트로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력하는 지연부;
    상기 제 1 NAND 게이트로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 2 NAND 게이트; 및
    상기 제 2 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 제 1 내부 클럭으로서 출력하는 제 2 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  21. 제19항에 있어서, 상기 제 2 내부 클럭 발생부는
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 인버터로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 2 인버터;
    상기 제 2 인버터로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력하는 지연부; 및
    상기 제 2 인버터로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 이를 상기 제 2 내부 클럭으로서 출력하는 NOR 게이트를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  22. 제19항에 있어서, 상기 클럭 신호 구동부는
    상기 클럭 발생 제어 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 내부 클럭과 상기 제 1 인버터로부터 출력되는 신호를 입력하여 이를 논리합하고 인버팅 하여 출력하는 제 1 NOR 게이트;
    상기 클럭 버퍼로부터 출력되는 신호와 상기 제 1 NOR 게이트로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 1 NAND 게이트;
    상기 제 2 내부 클럭과 상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력하는 제 2 NOR 게이트;
    상기 제 2 NOR 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 2 인버터;
    상기 제 1 NAND 게이트로부터 출력되는 신호와 상기 제 2 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 2 NAND 게이트; 및
    상기 제 2 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 내부 클럭으로서 출력하는 제 3 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  23. 제19항에 있어서, 상기 제어 신호 발생기는
    사용자에 의하여 상기 내부 클럭의 주파수를 설정하기 위하여 클럭 모드를 설정하고 상기 클럭 모드 시에 액티브 되는 클럭 모드 신호를 발생시키는 클럭 모드 신호 발생기;
    상기 클럭 모드 신호에 의하여 인에이블 되어, 복수의 핀들로부터 데이터들을 입력하여 저장하는 레지스터 회로; 및
    상기 레지스터 회로에 저장되어 있는 데이터들을 입력하여 상기 데이터들에 따라 상기 클럭 발생 제어 신호를 액티브 시켜 출력하는 클럭 발생 제어 신호 발생기를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  24. 제19항에 있어서, 상기 클럭 모드 신호 발생기는
    칩회로의 정상적인 동작에 필요한 모든 제어 신호들이 모두 액티브 되어 있지 않는 경우에만 액티브 되는 상기 클럭 모드 신호를 발생시키는 것을 특징으로 하는 동기식 반도체 장치.
  25. 제19항에 있어서, 상기 클럭 모드 신호 발생기는 로 어드레스 스트로우브 신호, 칼럼 어드레스 스트로우브 신호, 기입 인에이블 신호, 및 칩 선택 신호가 모두 액티브 되어 있지 않은 경우에만 액티브 되는 클럭 모드 신호를 발생시키는 것을 특징으로 하는 동기식 반도체 장치.
  26. 제25항에 있어서, 상기 클럭 모드 신호 발생기는
    칩회로의 정상적인 동작에 필요한 모든 제어 신호들이 모두 액티브 되어 있지 않는 경우에만 로우 레벨이 되는 신호를 출력하는 제 1 NAND 게이트;
    상기 제 1 NAND 게이트의 출력을 입력하고 이를 인버팅 하여 출력하는 제 1 인버터;
    복수의 핀들로부터 데이터를 입력하여 상기 데이터들의 조합이 소정의 조합에 대응되는 경우에만 로우 레벨이 되는 신호를 출력하는 제 2 NAND 게이트;
    상기 제 2 NAND 게이트의 출력을 입력하고 이를 인버팅 하여 출력하는 제 2 인버터; 및
    상기 제 2 인버터와 상기 제 2 인버터의 출력이 모두 하이 레벨인 경우에만 로우 레벨로 액티브 되는 신호를 상기 클럭 모드 신호로서 출력하는 제 3 NAND 게이트를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  27. 제23항에 있어서, 상기 레지스터 회로는,
    로 어드레스를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 인에이블 신호에 의해서 제어되어, 상기 제 1 인버터로부터의 출력을 전송하는 전송 게이트;
    상기 전송 게이트로부터 전송되는 신호를 입력하여 래치 시키는 래치 수단;
    상기 인에이블 신호에 의해서 상기 레지스터 회로가 인에이블 되기 전에 상기 래치부의 입력을 로우 레벨로 프리차지시키는 프리 차지 수단; 및
    상기 래치부에 래치 되어 있는 신호를 구동시키는 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  28. 제23항에 있어서, 상기 클럭 발생 제어 신호 발생기는, 상기 레지스터 회로에 저장되어 있는 상기 데이터들을 입력하여 이에 따라 상기 클럭 발생 제어 신호를 액티브 시켜 출력하는 것을 특징으로 하는 동기식 반도체 장치.
  29. 동기식 반도체 장치에 있어서 외부 시스템 클럭을 입력하여 내부 클럭을 발생시키는 클럭 발생 회로는,
    상기 외부 시스템 클럭을 입력하여 버퍼링 하여 출력하는 클럭 버퍼;
    클럭 발생 제어 신호를 발생시키는 모드 레지스터 설정 회로;
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 상기 외부 시스템 클럭의 라이징 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 1 내부 클럭을 발생시키는 제 1 내부 클럭 발생기;
    상기 클럭 버퍼로부터 출력되는 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 외부 시스템 클럭의 폴링 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 2 내부 클럭을 발생시키는 제 2 내부 클럭 발생기; 및
    상기 클럭 발생 제어 신호가 액티브될 때, 상기 제 1 내부 클럭과 상기 제 2 내부 클럭을 논리합하여 상기 외부 시스템 클럭의 2배에 해당하는 주파수를 갖는 내부 클럭을 출력하는 내부 클럭 신호 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  30. 제29항에 있어서, 상기 제 1 내부 클럭 발생기는
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 인버터로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 2 인버터;
    상기 제 2 인버터로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력하는 지연부;
    상기 제 2 인버터로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 NAND 게이트; 및
    상기 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 제 1 내부 클럭으로서 출력하는 제 3 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  31. 제29항에 있어서, 상기 제 2 내부 클럭 발생기는
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 인버터로부터 출력되는 신호와 상기 클럭 발생 제어 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 NAND 게이트;
    상기 NAND 게이트로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력하는 지연부; 및
    상기 NAND 게이트로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 이를 상기 제 2 내부 클럭으로서 출력하는 NOR 게이트를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  32. 제30항에 있어서, 상기 내부 클럭 신호 구동부는
    상기 클럭 발생 제어 신호를 입력하여 이를 인버팅 하여 출력하는 제 4 인버터;
    상기 제 1 내부 클럭과 상기 제 1 인버터로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력하는 제 1 NOR 게이트;
    상기 제 2 내부 클럭과 상기 제 4 인버터로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력하는 제 2 NOR 게이트;
    상기 제 2 NOR 게이트로부터 출력되는 신호와 상기 제 1 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 1 NAND 게이트;
    상기 제 1 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 5 인버터; 및
    상기 제 1 NOR 게이트로부터 출력되는 신호와 상기 제 5 인버터로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 상기 내부 클럭으로서 출력하는 제 3 NOR 게이트를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  33. 제29항에 있어서, 상기 모드 레지스터 설정 회로는
    제어 신호의 제어에 의해서 인에이블 되어, 로 어드레스 버퍼 회로로부터 출력되는 로 어드레스를 입력하여 이를 저장하여 모드 어드레스로서 출력하는 모드 레지스터;
    상기 모드 레지스터로부터 출력되는 상기 모드 어드레스를 입력하여, 그 조합에 따라 버스트 길이에 대한 모드를 설정하여 버스트 길이 모드 신호들 중에서 해당되는 버스트 길이 모드 신호만을 액티브 시켜 출력하는 버스트 길이 모드 신호 발생기;
    상기 모드 레지스터로부터 출력되는 상기 모드 어드레스를 입력하여, 그 조합에 따라 CAS 레이턴시에 대한 모드를 설정하여 CAS 레이턴시 모드 신호들 중에서 해당되는 CAS 레이턴시 모드 신호만을 액티브 시켜 출력하는 CAS 레이턴시 모드 신호 발생기; 및
    상기 모드 레지스터로부터 출력되는 모드 어드레스를 입력하여, 그 조합에 따라 클럭 발생 제어 신호를 액티브 시켜 출력하는 클럭 발생 제어 신호 발생기를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  34. 제33항에 있어서, 상기 제어 신호는 로 어드레스 스트로우브 신호, 칼럼 어드레스 스트로우브 신호, 칩 선택 신호, 및 기입 인에이블 신호가 모두 로우 레벨일 때에만 액티브 되는 신호인 것을 특징으로 하는 동기식 반도체 장치.
  35. 제33항에 있어서, 상기 레지스터 회로는,
    로 어드레스를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 인에이블 신호에 의해서 제어되어, 상기 제 1 인버터로부터의 출력을 전송하는 전송 게이트;
    상기 전송 게이트로부터 전송되는 신호를 입력하여 래치 하는 래치 수단;
    상기 인에이블 신호에 의해서 상기 레지스터 회로가 인에이블 되기 전에 상기 래치부의 입력을 로우 레벨로 프리차지시키는 프리 차지 수단; 및
    상기 래치부에 래치 되어 있는 신호를 구동시켜 상기 모드 어드레스로서 출력하는 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  36. 제35항에 있어서, 상기 프리 차지 수단은 상기 제어 신호에 의해서 상기 모드 레지스터가 인에이블 되면, 로우 레벨로부터 하이 레벨로 전환되는 신호에 의해서 상기 래치 수단에 입력되는 신호를 로우 레벨로 미리 프리차지시키는 것을 특징으로 하는 동기식 반도체 장치.
  37. 제33항에 있어서, 상기 클럭 발생 제어 신호 발생기는
    각각, 상기 모드 레지스터로부터 출력되는 상기 모드 어드레스 중에서 해당되는 세 비트들을 입력하여 이들을 인버팅 하여 출력하는 제 1 내지 제 3 인버터들;
    상기 제 1 내지 제 3 인버터들로부터 출력되는 신호들을 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 NAND 게이트; 및
    상기 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 클럭 발생 제어 신호로서 출력하는 제 4 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  38. 동기식 반도체 장치에 있어서 외부 시스템 클럭을 입력하여 내부 클럭을 발생시키는 클럭 발생 회로는,
    상기 외부 시스템 클럭을 입력하여 버퍼링 하여 출력하는 클럭 버퍼;
    상기 클럭 발생 제어 신호를 발생시키는 모드 레지스터 설정 회로;
    상기 클럭 버퍼로부터 출력되는 신호를 입력하고, 상기 클럭 발생 제어 신호가 액티브될 때, 상기 외부 시스템 클럭의 라이징 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 1 내부 클럭을 발생시키는 제 1 내부 클럭 발생기;
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여, 상기 외부 시스템 클럭의 폴링 에지에 트리거되어 상기 외부 시스템 클럭에 동기되는 제 2 내부 클럭을 발생시키는 제 2 내부 클럭 발생기; 및
    상기 클럭 발생 제어 신호가 액티브될 때, 상기 제 1 내부 클럭과 상기 제 2 내부 클럭을 논리합하여 상기 외부 시스템 클럭의 2배에 해당하는 주파수를 갖는 내부 클럭을 출력하는 내부 클럭 신호 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  39. 제38항에 있어서, 상기 제 1 내부 클럭 발생기는
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 인버터로부터 출력되는 신호와 상기 클럭 발생 제어 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 1 NAND 게이트;
    상기 제 1 NAND 게이트로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력하는 지연부;
    상기 제 1 NAND 게이트로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 2 NAND 게이트; 및
    상기 제 2 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 제 1 내부 클럭으로서 출력하는 제 2 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  40. 제38항에 있어서, 상기 제 2 내부 클럭 발생부는
    상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 인버터로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 2 인버터;
    상기 제 2 인버터로부터 출력되는 신호를 입력하여 이를 소정기간 지연하여 그 반전 신호를 출력하는 지연부; 및
    상기 제 2 인버터로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 이를 상기 제 2 내부 클럭으로서 출력하는 NOR 게이트를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  41. 제38항에 있어서, 상기 클럭 신호 구동부는
    상기 클럭 발생 제어 신호를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 제 1 내부 클럭과 상기 제 1 인버터로부터 출력되는 신호를 입력하여 이를 논리합하고 인버팅 하여 출력하는 제 1 NOR 게이트;
    상기 클럭 버퍼로부터 출력되는 신호와 상기 제 1 NOR 게이트로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 1 NAND 게이트;
    상기 제 2 내부 클럭과 상기 클럭 버퍼로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅 하여 출력하는 제 2 NOR 게이트;
    상기 제 2 NOR 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 출력하는 제 2 인버터;
    상기 제 1 NAND 게이트로부터 출력되는 신호와 상기 제 2 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 제 2 NAND 게이트; 및
    상기 제 2 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 내부 클럭으로서 출력하는 제 3 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  42. 제38항에 있어서, 상기 모드 레지스터 설정 회로는
    제어 신호의 제어에 의해서 인에이블 되어, 로 어드레스 버퍼 회로로부터 출력되는 로 어드레스를 입력하여 이를 저장하여 모드 어드레스로서 출력하는 모드 레지스터;
    상기 모드 레지스터로부터 출력되는 상기 모드 어드레스를 입력하여, 그 조합에 따라 버스트 길이에 대한 모드를 설정하여 버스트 길이 모드 신호들 중에서 해당되는 버스트 길이 모드 신호만을 액티브 시켜 출력하는 버스트 길이 모드 신호 발생기;
    상기 모드 레지스터로부터 출력되는 상기 모드 어드레스를 입력하여, 그 조합에 따라 CAS 레이턴시에 대한 모드를 설정하여 CAS 레이턴시 모드 신호들 중에서 해당되는 CAS 레이턴시 모드 신호만을 액티브 시켜 출력하는 CAS 레이턴시 모드 신호 발생기; 및
    상기 모드 레지스터로부터 출력되는 모드 어드레스를 입력하여, 그 조합에 따라 클럭 발생 제어 신호를 액티브 시켜 출력하는 클럭 발생 제어 신호 발생기를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  43. 제42항에 있어서, 상기 제어 신호는 로 어드레스 스트로우브 신호, 칼럼 어드레스 스트로우브 신호, 칩 선택 신호, 및 기입 인에이블 신호가 모두 로우 레벨일 때에만 액티브 되는 신호인 것을 특징으로 하는 동기식 반도체 장치.
  44. 제42항에 있어서, 상기 레지스터 회로는,
    로 어드레스를 입력하여 이를 인버팅 하여 출력하는 제 1 인버터;
    상기 인에이블 신호에 의해서 제어되어, 상기 제 1 인버터로부터의 출력을 전송하는 전송 게이트;
    상기 전송 게이트로부터 전송되는 신호를 입력하여 래치시키는 래치 수단;
    상기 인에이블 신호에 의해서 상기 레지스터 회로가 인에이블 되기 전에 상기 래치부의 입력을 로우 레벨로 프리차지시키는 프리 차지 수단; 및
    상기 래치부에 래치 되어 있는 신호를 구동시켜 상기 모드 어드레스로서 출력하는 구동부를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
  45. 제44항에 있어서, 상기 프리 차지 수단은 상기 제어 신호에 의해서 상기 모드 레지스터가 인에이블 되며, 로우 레벨로부터 하이 레벨로 전환되는 신호에 의해서 상기 래치 수단에 입력되는 신호를 로우 레벨로 미리 프리차지시키는 것을 특징으로 하는 동기식 반도체 장치.
  46. 제42항에 있어서, 상기 클럭 발생 제어 신호 발생기는
    각각, 상기 모드 레지스터로부터 출력되는 상기 모드 어드레스 중에서 해당되는 세 비트들을 입력하여 이들을 인버팅 하여 출력하는 제 1 내지 제 3 인버터들;
    상기 제 1 내지 제 3 인버터들로부터 출력되는 신호들을 입력하여 이들을 논리 곱하고 인버팅 하여 출력하는 NAND 게이트; 및
    상기 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅 하여 상기 클럭 발생 제어 신호로서 출력하는 제 4 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 장치.
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