KR100474734B1 - 동기형반도체메모리장치에적합한클럭발생회로 - Google Patents

Abstract

외부클럭에 위상동기된 내부클럭을 지연동기 회로에서 얻지 못한 경우에도 모드 레지스터 세트를 이용함이 없이 출력클럭을 생성하는 것이 가능한 클럭 발생회로가 개시된다. 동기형 반도체 메모리 장치에 적합한 상기 클럭 발생회로는, 인가되는 외부클럭을 제1클럭으로서 변환출력하는 클럭버퍼와, 상기 제1클럭을 수신하여 상기 외부클럭에 위상 동기된 내부클럭 출력 시 위상일치 유무신호를 생성하는 지연 동기회로와, 상기 지연 동기회로의 최종단에서 얻어진 위상일치 유무신호가 위상불일치를 가리키는 경우에 이에 응답하여 상기 제1클럭을 출력클럭으로서 스위칭 제공하는 스위칭부를 포함함을 특징으로 한다.

Description

동기형 반도체 메모리 장치에 적합한 클럭 발생회로

본 발명은 외부로부터 인가되는 클럭에 응답하여 구동되는 동기 다이나믹 랜덤 억세스 메모리(SDRAM)등과 같은 반도체 메모리 장치에 적합한 클럭 발생회로에 관한 것으로, 특히 지연동기회로(Delay Locked Loop)를 가지는 클럭 발생회로에 관한 것이다.

통상적으로 디램들은 프로세서등의 제어디바이스에 의해 비동기적으로 콘트롤 되어 왔다. 이 것은 프로세서가 디램 입력단자들상에 어드레스들을 내려놓고 로우 및 칼럼어드레스 스트로브신호 핀들을 이용하여 그들을 스트로트하는 것을 의미한다. 상기 어드레스들은 요구되는 최소 시간동안 홀딩된다. 이 시간동안에 디램은 메모리내에 어드레스된 위치들을 액세스하고 소정시간(억세스 타임)후에 프로세서로부터의 새 데이터를 메모리내에 라이트하거나, 메모리에 저장된 데이터를 리드할 프로세서를 위해 자신의 출력단으로 제공한다. 따라서 프로세서는 디램이 프리차아지, 어드레스들의 디코딩, 데이터의 센싱, 및 출력버퍼를 통한 데이터의 출력 등과 같은 다양한 내부동작을 수행하는 동안 대기하여야 한다. 프로세서의 이러한 대기 상태는 전체 시스템의 동작속도를 저속으로 만들어 버리는 요인이 된다. 그러한 대기시간으로부터 프로세서를 자유롭게 하여 프로세서가 다른 타스크를 수행하게 해주고 데이터의 입출력 동작을 보다 고속으로 수행하기 위한 동기형(Synchronous Type) 디램이 근래에 개발되었다.

그러한 동기 디램은 프로세서등에서 인가되는 시스템 클럭을 내부의 회로에 맞는 레벨로 변환하는 클럭버퍼를 통상적으로 채용하고 있다. 상기 클럭버퍼의 채용에 의해, 칩내의 각 디바이스는 결국 상기 시스템클럭에 응답하여 동작되는 양상이다. 그러나, 상기의 클럭버퍼는 단순히 외부로부터 공급되는 시스템클럭등과 같은 외부클럭을 버퍼링하여 칩의 내부에서 필요로 하는 내부클럭을 발생하는 역할만하므로, 외부클럭과 내부클럭간에는 버퍼의 지연현상에 기인하여 위상 차가 필연적으로 발생된다. 이러한 위상 차로 인하여, 클럭들간의 타임스큐가 발생되면 외부클럭의 인가시 칩 내부의 동작은 상기 위상차 만큼 지연된 후에 수행된다. 따라서, 외부로부터 공급되는 외부클럭과 동일한 위상을 가지는 내부클럭, 즉 외부클럭에 완전히 동기되어 타임스큐가 발생하지 않는 위상차 "0" 의 내부클럭을 생성하기 위한 연구가 본 분야에서 꾸준히 진행되어 왔다.

외부클럭에 동기된 내부클럭을 얻기 위하여 시도된 종래의 초기 방법들로서는 위상동기 회로(Phase locked loop:PLL)나 지연동기 회로(Delay locked loop:DLL)등을 칩내에 설치하여 클럭들간의 타임 스큐(Skew)를 최소화 하는 것이었다. 그러나, 상기와 같은 PLL, DLL등을 이용하는 초기기술의 위상동기 방법은 록킹 타임(위상일치에 걸리는 시간)이 길어 고속의 프로세서에 연결되는 SDRAM등에는 적합치 않으며, 아울러 칩내의 메모리 어레이 및 로직부가 동작하지 않는 상태, 즉 스텐-바이(stand-by)시 대기전류를 증가시키는 단점이 있었다. 또한, 특정 주파수에서는 PLL이나 DLL을 사용하지 않을 경우보다 더 느린 내부 클럭이 발생될 수 있는 단점이 존재해 왔다.

클럭 발생회로내의 지연동기회로의 단점들을 보완하여 보다 성능이 좋은 위상동기 방법을 얻고자 하는 시도에 대한 연구와 노력의 결과로서, 최근에 도 1과 같이, 동기지연라인(Synchrous Delay Line: SDL)을 채용한 디지털 타입의 지연동기회로가 본 분야에서 개시되었다. 도 1은 이를 보여주는 통상적인 블럭 다이아그램이다.

후술될 본 발명의 기본적 이해를 철저히 하고자 설명할 의도외에 다른 의도없이, 도 1을 참조하면, 디지털 타입의 지연동기회로가 나타나 있다. 지연동기회로는 메인지연기 320, 제1,2 동기지연라인 325 및 335, 다수의 위상검출기 330, 및 다수의 전송스위치 340으로 이루어진다. 인버터 체인으로 이루어진 상기 메인 지연기 320는 전단에 위치된 클럭버퍼의 타임지연량에 상응하는 타임지연량을 가지며 상기 제1클럭 PSDL을 지연출력한다. 도 1의 구성에 따라, 상기 제1클럭은 상기 메인 지연기 320, 다수의 위상검출기 330, 및 제2동기지연라인 335내의 단위지연기 331의 입력으로서 제공된다. 제1,2 동기지연라인 325,335는 상기 제1 및 메인 지연된 클럭을 미리 설정된 단위 타임구간만큼 각기 연속적으로 지연하여 출력하기 위해 차례로 종속접속된 다수의 단위지연기들 321,331을 각기 가진다. 편의상, 제1 동기지연라인 325내에 속하는 단위지연기 321은 제1단위지연기로서 종종 칭해질 것이고, 제2 동기지연라인 335내에 속하는 단위지연기 331은 제2단위지연기로 칭해질 것이다. 상기 종속접속된 제1,2단위지연기 321,331들은 외부클럭 CLOCK에 동기된 내부클럭 SDL-CLK를 얻고자 대응되는 위상검출기 330를 중심으로 서로 대칭적 구조를 이루고 있으며, 각기 서로 동일한 타임 지연량(Delay Magnitude)을 갖는 제1단위지연기 321들은 상기 메인 지연기 320의 출력클럭을 각각 단위구간 만큼 차례로 단위지연하여 순차로 시프팅된 클럭들 D1～Dn들을 각 출력단을 통해 출력한다. 그리고, 제2단위지연기 331들은 상기 제1클럭 PSDL을 각각 상기 단위구간 만큼 동일하게 차례로 단위지연하여 순차로 시프팅된 클럭들 D1 '～Dn' 을 각 출력단을 통해 출력한다. 다수의 전송스위치 340들은 상기 제2동기지연라인 335내의 상기 제2 단위지연기 331들의 각 출력단과 내부클럭 SDL-CLK의 공통적 출력단간에 각각 접속되며 위상검출기 330들로부터 각기 인에이블단자들 F1-Fn을 통해 수신되는 스위칭 인에이블신호들에 응답하여 상기 단위 타임구간의 소정배수 만큼 지연된 제1클럭을 상기 내부클럭의 출력단으로 선택적으로 전송한다. 상기 위상검출기 330들은 상기 제1동기지연라인 325내의 상기 제1단위지연기 321들의 각 출력단과 상기 전송스위치 340들의 인에이블단자들 F1-Fn사이에 각기 접속되고 상기 각 출력단의 지연된 클럭의 위상을 상기 제1클럭의 위상과 각기 비교한 결과를 나타내는 위상비교신호 T2-Tn+1을 생성하는 동시에 상기 스위칭 인에이블신호들을 출력한다. 인버터 322는 상기 제1클럭의 위상을 반전하여 각 위상검출기 330에 공급하는 역할을 한다.

도 1와 같이 구성된 회로는 상기 제1클럭을 메인 지연기 320로부터 출력되어 차례로 지연된 클럭들과 비교하여 상기 지연된 클럭들중의 어느 하나가 제1클럭에 위상일치될시 그에 대응하는 전송스위치 340를 클로즈하여 제2동기지연라인에서 소정번째 지연된 제1클럭을 내부클럭으로서 출력하는 스킴이다. 이러한 스킴의 원리는, 도 1에서 예를들어 제1클럭과 제1동기지연라인 325내에서 세번째 위치된 제1단위지연기 321의 출력 D3간의 위상이 일치되었다고 할 경우, 상기 PSDL와 D3간의 타임 지연량은 외부클럭 CLOCK와 세번째 위치된 제2단위지연기 331의 출력 D3'간의 타임 지연량과 동일하다는데서 근거한다. 이는 상기 클럭버퍼와 메인 지연기 320는 각기 서로 타임 지연량이 동일하고, 제1,2단위지연기 321,331들의 단위 지연량도 각기 서로 동일하기 때문이다. 따라서, 상기한 디지털적 동기스킴에 따라 선택출력되는 내부클럭 SDL-CLK은 외부클럭 CLOCK의 소정주기 이후부터는 스큐없이 외부클럭 CLOCK과 동일한 위상을 가진다. 따라서, 도 1과 같은 회로는 디지털적 동기스킴을 가지므로 외부클럭과 내부클럭의 위상이 같아지는데 걸리는 시간이 초기의 PLL이나 DLL의 그 것보다 빠르게 된다.

도 1에서, 제1동기지연라인(325)을 구성하는 제1단위지연기(321)들은 각기 두 개의 인버터(I10,I20)로 구성됨을 알 수 있다. 하나의 인버터는 통상 피모오스 트랜지스터와 엔모오스 트랜지스터의 결합으로 이루어지며 수내지 수십분의 일 나노초 (nS)정도의 타임 지연량을 가진다. 유사하게, 제2동기지연라인(335)을 구성하는 제2단위지연기(331)들도 각기 두 개의 인버터(I11, 121)로 구성된다. 각각의 전송스위치(340)는 인에이블단자들 F1-Fn중의 어느 하나의 인에이블단자 Fm에 연결된 인버터 IN1와, 피모오스와 엔모오스 트랜지스터가 서로 대향적으로 결합된 전송게이트 PG로 구성된다. 각각의 위상검출기(330)는 피모오스와 엔모오스 트랜지스터가 서로 대향 결합된 전송게이트 S1,S2와, 제1래치를 구성하는 인버터(I1,I2)와, 제2래치를 구성하는 인버터(I3,I4)와, 반전용 인버터(I5,I6)와, 낸드 게이트 N1,N2로 구성된다. 상기 전송게이트 S1의 입력은 m번째 만큼 단위지연된 상기 지연된 클럭이 된다. 상기 낸드 게이트 N1,N2 및 인버터(I6)는 캐리발생부를 구성하는데, 이는 상기 제2래치의 출력 Lm과 캐리입력단으로 인가되는 캐리정보 Tm를 수신하여 일정한 논리인 경우에만 상기 스위칭 인에이블신호를 인에이블단자 Fm을 통하여 활성화시킴과 동시에 캐리출력단으로 위상 일치유무를 나타내는 상기 위상비교신호 Tm+1를 제1 또는 제2논리레벨 예컨대 하이 또는 로우로서 생성한다.

한편, 상기한 동기지연 라인들내의 단위지연기의 단위타임 지연량을 보다 적게하여 정확한 내부클럭을 얻는 동기 디램등에서는 상기한 단위지연기 및 위상검출기를 수십개 정도로 많이 구비하게 된다. 여기서, 구비되는 단위지연기들의 개수의 설정은 클럭이 비교적 빠른 고주파수에 기준하여 이루어지며, 개수가 많을수록 보다 낮은 주파수를 가지는 클럭을 동기시킬 수 있게 된다. 즉, 단위지연기의 개수를 늘릴수록 로우 프리퀀시 클럭을 커버하는 것이다. 그런데, 넓은 주파수 범위의 클럭을 모두 커버하기 위해 지연기의 개수를 많이 배치하면 칩내의 점유면적이 커지고 그에 따른 전류소모의 양도 늘어나는 사실은 명백하다. 실질적으로 로우 주파수에서는 고주파수 만큼의 빠른 클럭 억세스 타임 tSAC이 요구되지 않는다. 따라서, 일정 주파수이상의 고 주파수에서는 상기 도 1의 지연 동기회로를 동작시켜 외부클럭에 동기된 내부클럭을 얻고, 설정된 개수의 단위 지연기로써 위상동기를 맞출 수 없을 정도의 저 주파수에서는 상기 지연 동기회로의 출력을 차단시키고 클럭버퍼에서 바로 출력된 제1클럭을 출력클럭으로서 제공하는 것이 요구된다. 종래에는 위상동기를 맞출 수 없을 정도의 저 주파수가 외부클럭으로서 인가되는 경우에 MRS(Mode Register Set)를 이용하여 상기 지연 동기회로의 출력을 차단시키고 클럭 버퍼에서 바로 출력된 제1클럭을 출력클럭으로서 제공하였다. 여기서, 상기 모드 레지스터 세트는 외부 입력신호의 조합으로 칩 내부의 동작을 결정하는 것으로서, 이는 동기디램분야에서 널리 알려져 있다. 따라서, 상기한 바와 같이 모드 레지스터 세트를 이용하여 상기 지연 동기회로의 출력을 패싱/차단하는 종래의 기술은 인가되는 외부클럭의 주파수에 따라 일일이 상태를 결정해주어야 하므로 프로그램상에서 상당히 번거로운 문제점을 초래한다. 따라서, 비교적 저주파수에서 상기 모드 레지스터 세트를 이용함이 없이도 상기 지연 동기회로의 출력을 차단하고 제1클럭을 바로 출력하는 기술이 요구된다.

따라서, 본 발명의 목적은 상기한 바와 같은 문제점을 해결할 수 있는 동기형 반도체 메모리 장치에 적합한 클럭 발생회로를 제공함에 있다.

본 발명의 다른 목적은 외부클럭에 위상동기된 내부클럭을 지연동기 회로에서 얻지 못한 경우에도 모드 레지스터 세트를 이용함이 없이 출력클럭을 생성하는 것이 가능한 클럭 발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 비교적 저주파수에서 지연 동기회로의 출력을 차단하고 버퍼링된 외부클럭을 바로 출력하는 동작을 외부 입력신호의 조합에 의존함이 없이 수행할 수 있는 클럭 발생회로를 제공함에 있다.

상기한 목적을 달성하기 위하여 본 발명은 동기형 반도체 메모리 장치에 적합한 클럭 발생회로. 은 클럭 발생회로에 있어서, 인가되는 외부클럭을 제1클럭으로서 변환출력하는 클럭버퍼와, 상기 제1클럭을 수신하여 상기 외부클럭에 위상 동기된 내부클럭 출력 시 위상일치 유무신호를 생성하는 지연 동기회로와, 상기 지연 동기회로의 최종단에서 얻어진 위상일치 유무신호가 위상불일치를 가리키는 경우에 이에 응답하여 상기 제1클럭을 출력클럭으로서 스위칭 제공하는 스위칭부를 포함함을 특징으로 한다. 이에 따라 모드 레지스터 세트를 이용함이 없이도 고주파 및 저주파수에서 출력클럭을 생성하는 것이 가능하게 된다.

이하 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명되어질 것이다. 첨부된 도면들내에서 서로 동일한 기능을 수행하는 구성소자는 다른 도면내에 있더라도 이해의 편의를 위해서 동일 내지 유사한 참조부호 또는 명칭으로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만도 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 모오스 트랜지스터의 동작 및 게이트의 출력논리, 그리고 일반적인 회로의 동작은 본 발명의 요지를 흐리지 않게 하기 위해 상세히 설명되지 않는다.

이하 본 발명에 따른 바람직한 일 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도 2에는 본 발명의 일실시예에 따른 클럭 발생회로의 블럭 다이아그램이 도시된다. 도 2를 참조하면, 클럭버퍼(310) 및 지연 동기회로(320), 제1,2스위치(400,401) 및 인버터(402)로 구성된 스위칭부를 포함하는 클럭 발생회로가 보여진다.

도 2에서, 상기 클럭버퍼(310)는 프로세서 또는 콘트롤러 등으로부터 인가되는 시스템 클럭인 외부클럭(CLOCK)을 칩내의 메모리 어레이 및 로직부에 사용되는 신호레벨 예를 들면, 씨모오스(CMOS) 레벨로 변환하여 제1클럭 PSDL으로서 출력하는 기능을 한다. 지연 동기회로 DLL(320)은 상술한 도 1과 같은 구성 및 동작을 수행한다. 도 1에서 지연 동기회로 DLL(320) 내의 위상검출기(330)는 각기 위상일치 유무를 나타내는 위상비교신호를 출력단 T1,T2,T3,TN으로 생성하는데, 본 발명에서는 최종단에서 얻어진 위상일치 유무신호 TN을 이용한다. 이 신호가 위상 불일치를 가리키는 경우에 상기 스위칭부는 이에 응답하여 상기 제1클럭 PSDL을 출력클럭 CLK-DQ으로서 출력한다. 즉, 상기 지연 동기회로 DLL(320) 내의 마지막 번째 위상검출기(330)에서 출력되는 위상일치 유무신호 TN는 회로(320)에 의해 위상동기가 되었거나 되지 않았음을 가리킨다. 저주파수에서 위상일치가 아니하여 상기 위상일치 유무신호 TN가 예컨대 하이레벨이라 하면, 제1,2스위치(400,401) 중 제1스위치(400)은 인버터(402)의 논리를 통해 클로즈되고 제2스위치(401)는 오픈 된다. 이에 따라 상기 제1클럭 PSDL이 출력클럭 CLK-DQ으로서 바로 출력된다. 반대로, 상기 위상일치 유무신호 TN가 로우레벨이라 하면, 제1,2스위치(400,401) 중 제1스위치(400)는 인버터(402)의 논리를 통해 오픈되고 제2스위치(401)는 클로즈 된다. 이에 따라 상기 지연 동기회로(320)에 의해 위상동기된 내부클럭 SDL CLK이 출력클럭 CLK-DQ으로서 출력된다. 여기서, 상기 스위칭부는 도 1내의 블럭(340)과 같이 구현할 수 있다.

따라서, 외부클럭의 위상동기된 내부클럭을 지연동기 회로에서 얻지 못한 경우에도 모드 레지스터 세트를 이용함이 없이 출력클럭을 생성하는 것이 가능하다.

상술한 바와 같이 본 발명에 의하면, 비교적 저주파수에서 지연 동기회로의 출력을 차단하고 버퍼링된 외부클럭을 바로 출력하는 동작을 외부 입력신호의 조합에 의존함이 없이 수행할 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를 들어 설명되고 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다. 예를 들어, 사안이 허용하는 한 상기 동기 지연회로의 내부구성을 달리할 수 있음은 물론 지연기들의 지연량 및 갯수를 변경 또는 변화시킬 수 있음은 명백하다.

도 1은 지연동기 회로도.

도 2는 본 발명의 일실시예에 따른 클럭 발생회로의 블럭 다이아그램.

Claims (4)

1. 클럭 발생회로에 있어서,

   인가되는 외부클럭을 제1클럭으로서 변환출력하는 클럭버퍼와,

   상기 제1클럭을 수신하여 상기 외부클럭에 위상 동기된 내부클럭 출력 시 위상일치 유무신호를 생성하는 지연 동기회로와,

   상기 지연 동기회로의 최종단에서 얻어진 위상일치 유무신호가 위상불일치를 가리키는 경우에 이에 응답하여 상기 제1클럭을 출력클럭으로서 스위칭 제공하는 스위칭부를 포함함을 특징으로 하는 동기형 반도체 메모리 장치에 적합한 클럭 발생회로.
2. 동기형 반도체 메모리 장치에 적합한 클럭 발생회로에 있어서,

   외부에서 제공되는 외부클럭을 제1클럭으로서 버퍼링 출력하는 클럭버퍼와,

   상기 제1클럭을 수신하여 상기 외부클럭에 위상 동기된 내부클럭을 생성하는 지연동기회로와,

   상기 외부클럭에 위상 동기된 내부클럭을 상기 지연동기회로에서 얻지 못한 경우에 출력클럭으로서 상기 제1클럭을 그대로 제공하는 패싱부를 포함함을 특징으로 동기형 반도체 메모리 장치에 적합한 클럭 발생회로.
3. 제1항에 있어서, 상기 클럭버퍼는 외부클럭을 칩내의 메모리 어레이 및 로직부에 사용되는 씨모오스레벨로 변환하는 것을 특징으로 하는 동기형 반도체 메모리 장치에 적합한 클럭 발생회로.
4. 제1항에 있어서, 상기 지연 동기회로는 메인 지연기와, 다수의 위상검출기 및 제1,2동기지연라인을 포함하는 것을 특징으로 하는 동기형 반도체 메모리 장치에 적합한 클럭 발생회로.