KR100436033B1 - 단위 동기 지연 라인 회로를 내장하는 반도체 메모리장치의 내부 클럭 신호 발생 회로 - Google Patents

단위 동기 지연 라인 회로를 내장하는 반도체 메모리장치의 내부 클럭 신호 발생 회로 Download PDF

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Abstract

외부 기준 클럭 신호와 내부 클럭 신호와의 위상차를 제거하기 위하여 단위 동기 지연 라인 회로를 가지는 반도체 메모리 장치에 관한 것으로, 상기 단위 동기 지연 라인 회로가; 외부 기준 클럭 신호가 버퍼링되고 반복 지연된 신호가 그 버퍼링된 신호의 천이에 따라 전송되어 소정 논리 레벨 상태로 래치되어 저장되는 전송 및 래치 회로와, 상기 반복 지연 신호와 버퍼링 신호를 비교 출력하기 위한 비교 회로와, 상기 비교 회로의 출력 신호를 다음단의 상기 단위 동기 지연 라인 회로에 전송하기 위한 전송 회로와, 상기 반복 지연 신호와 버퍼링 신호의 위상이 동일한 경우 턴온되어 상기 외부 기준 클럭 신호와 동일한 위상을 가지는 또 다른 반복 지연 신호가 출력되는 스위칭 회로로 이루어지고 위와 같은 본 발명에 따르면, 칩 면적을 차지하는 소자의 갯수를 줄이면서도 동일한 동작 특성을 나타낼 수 있는 효과가 있다.

Description

단위 동기 지연 라인 회로를 내장하는 반도체 메모리 장치의 내부 클럭 신호 발생 회로
본 발명은 외부로 부터 공급되는 외부 기준 클럭에 응답하여 구동하는 동기형 반도체 메모리 장치에 관한 것으로, 특히 동기 지연 라인 회로를 가지는 동기형 반도체 메모리 장치의 내부 클럭 신호 발생 회로에 관한 것이다.
일반적으로, 집적 회로의 메모리들, 프로세서들, 뿐만 아니라 그 밖의 다른 회로들내에는 클럭과 타이밍 신호를 반드시 가져야만 한다. 예를 들어서, 다이나믹 랜덤 억세스 메모리들 내에는 각각의 메모리 사이클들이 어드레스를 래치하거나 어드레스들을 디코딩하거나 지정된 어레이에 접근하거나 노드들을 프리차아지 하기 위해서 또는 리프레싱을 제어하기 위해서 상기 많은 클럭 신호들이 요구 되어진다. 이러한 클럭 신호들은 외부에서 공급된 펄스가 단순히 동일 칩상에서 지연되므로서 제공되어 진다. 특히 모오스 회로의 경우에 모오스 트랜지스터 또는 저항-커패시터의 네트워크(network)의 충전 또는 방전 특성을 이용하여 상기 지연된 클럭(타이밍 신호)들이 제공된다. 그러한 지연 폭은 저항 또는 커패시턴스의 수에 의해 제어되고 상기 모오스 트랜지스터의 특성에 의해 제어되어진다. 하지만, 전형적인 이러한 타이밍 신호를 발생하기 위한 기술은 정확한 타이밍 신호를 제공하지 못하는 단점이 있다. 예를 들어, 일반적인 웨이퍼 프로세싱의 분위기, 공급 전압 변동, 그리고 동작 온도의 변동등에 기인한 모오스 회로 특성들 내에서의 많은 변동 사항이 타이밍 지연에서의 실질적인 변동 사항으로 나타난다. 결국, 현재의 정확한 타이밍을 가지고 복잡한 멀티 스텝 동작을 수행하는 집적 회로에서는 상술한 프로세싱의 변동, 공급 전압의 변동, 동작 온도에 덜 민감하고 정확한 타이밍 에지(edge) 및 간격(interval)을 가지는 클럭 신호가 요구되고 있다. 따라서, 현재의 고집적화, 고속화된 집적 회로의 소자에는 정확하고 안정된 내부 클럭 신호 PCLK을 발생하기 위한 "내부 클럭 신호 발생 회로(또는 타이밍 신호 발생 회로)"를 내장하고 있다. 이러한 내부 클럭 신호 발생 회로는 외부 기준(reference) 클럭을 입력으로 하고 이에 응답하여 상기 내부 클럭 신호 PCLK를 출력으로 한다. 상기 내부 클럭 신호 PCLK의 역할은 칩 외부에서 입력 되어지는 신호인 RASB, CASB, WEB등 외부 클럭 상태를 칩 내부로 받아들이는 시점을 정의하고 또한, 상기 내부 클럭 신호 PCLK의 중요한 역할 중의 하나는 데이타를 칩 외부로 출력시키는 시점을 제어하는 것이다. 이에 대한 개략적인 동작을 살피면, 외부 기준 클럭 신호에 의해 내부 클럭 신호 발생 회로에서는 내부 클럭 신호 PCLK가 발생되고 이 내부 클럭 신호 PCLK은 선택된 기억 소자에서 부터 데이타 패스를 통하여 전달된 데이타를 저장하고 있는 데이타 출력 버퍼 회로를 동작시킨다. 그 데이타 출력 버퍼 회로에서 출력된 신호는 데이타 출력단을 동작시키므로 원하는 데이타가 칩 외부로 출력된다. 하지만, 상기 내부 클럭 신호 발생 회로는 상기 외부 기준 클럭 신호를 즉, TTL레벨을 CMOS레벨로 버퍼링하여 그 외부 기준 클럭 신호를 단순히 지연시킨 상기 내부 클럭 신호 PLCK를 발생하는 것이므로 외부 기준 클럭 신호와 상기 내부 클럭 신호 PCLK간의 위상차가 필연적으로 발생하게 된다. 따라서, 이러한 위상차 만큼 상술한 외부 기준 클럭 신호의 입력으로 부터 칩 외부로의 데이타 출력이 소요되는 시간(이하 "tSAC"라 칭함)이 연장되는 단점이 있다. 이러한 위상차를 없애고 tSAC를 단축하기 위한 연구가 본 분야에서 꾸준히 진행되어 왔다. 상기한 위상차를 없애기 위한 초기 방법들로서는 위상 동기 루프(phase looked loop;이하 "PLL"이라 칭함)와 지연 동기 루프(delay locked loop;이하 "DLL"이라 칭함)등을 사용하여 외부 기준 클럭 신호와 내부 클럭 신호 PCLK와의 위상차를 최소화하는 방법이 개시되어 있다. 그러나, 이러한 PLL, DLL등을 이용하는 방법은 위상 일치에 소요되는 기간이 길어 고속의 집적 회로 특히 고속의 동기형 다이내믹 랜덤 억세스 반도체 메모리 장치에는 적합하지 않고 구성 소자가 동작 하지 않는 대기 동작시의 소비 전류를 증가시키는 단점이 있다. 이러한 tSAC를 단축시키기 위하여 즉, 외부 기준 클럭 신호과 내부 클럭 신호 PCLK와의 위상차를 최소화시키기 위한 꾸준한 연구의 결과로서 도 1과 같이 내부 클럭 신호 발생 회로에 동기 지연 라인 회로(synchronous delay line circuit;이하 "SDL이라 칭함")를 채용하고 있다.
도 1은 종래 기술의 일 실시예에 따른 SDL을 채용하고 있는 개략적인 내부 클럭 신호 발생 회로를 보인 도면이다. 도 1을 참조하면, 버퍼 지연 회로 2는 외부 기준 클럭 신호 EXCLK를 입력으로 하고 씨모오스 레벨의 소정 지연된 클럭 신호 PCLK_M을 출력한다. 그 신호 PCLK_M는 제 1지연 라인 DL1의 입력단인 메인 지연 회로 4와, 반전을 위한 인버터 14와, 각각의 SDL회로 24, 26, 28,…,30의 일단과, 제 2지연 라인 DL2에 입력된다. 상기 메인 지연 회로 4의 출력 노드에는 동일한 지연 길이를 가지는 다수의 단위 지연 회로들 6, 8, 10, 12,…이 서로 직렬 접속되어 하나의 상기 제 1지연 라인 DL1을 형성한다. D1, D2, D3, D4,…,Dn은 상기 메인 지연 회로 4부터 각각의 단위 지연 회로의 출력 신호로서 상기 PCLK_M이 단위 시간 동안 각기 지연된 신호이다. 각각의 SDL회로들 24, 26, 28,…,30은 상기 지연 신호 D1, D2, D3, D4,…,Dn을 일단에 입력으로 하고, 그 타단에는 인버터 14에 의한 반전된 상기 소정 지연된 클럭 신호 PCLK_M을 입력으로 하고, 또 다른 타단에는 반전되지 않은 PCLK_M을 입력으로 한다. 상기 제 2지연 라인 D2은 상기 단위 지연 회로 6, 8, 10, 12들과 동일한 지연 길이를 가지는 다수의 단위 지연 회로 16, 18, 20, 22…들이 서로 직렬 접속된다. D2`, D3`, D4`,…,Dn`는 각각의 단위 지연 회로의 출력 신호로서 메인 지연 회로 4가 없기 때문에 전술한 Di신호 보다 그 메인 지연 회로 4만큼 빠르게 동작한다. 이때, 상기 제 2지연 라인 DL2을 이루는 단위 지연 회로들의 사이에는 인에이블 신호 F2, F3, F4,…,Fn의 활성화에 응답하여 상기 소정 지연된 클럭 신호 PCLK_M 혹은 소정 단위 길이로 지연된 클럭 D2', D3', D4'…,Dn'중 적어도 하나를 선택하여 상기 내부 클럭 신호 PCLK의 출력 노드에 공급하기 위한 스위칭 회로들 43, 45, 47, 49가 각각 접속한다. 상기 스위칭 회로들 43, 45, 47, 49는 상기 클럭 신호 PCLK_M과 상기 제 1지연 라인 DL1에 위치된 단위 지연 회로들 6, 8, 10, 12…로 부터 출력되는 지연 클럭 D1, D2, D3, D4,…,Dn을 두개의 입력 단자로 각각 입력하여 위상을 비교하는 SDL회로 24, 26, 28,…,30의 출력 신호의 활성화에 의해 개별적으로 인에이블 된다. 상기 다수의 SDL회로들 24, 26, 28,…,30은 두개의 입력 단자로 입력되는 클럭 신호 PCLK_M과 Di(i는 자연수)의 위상이 일치되었을때 상기 지연된 Di를 래치하고, 상기 클럭 신호 PCLK_M가 "로우" 레벨인 동안 인에이블 Fi를 활성화시킨다. 상기 스위칭 회로는 SDL회로 24(26, 28,…, 30)의 출력 신호와 인버터 42(44, 46, 48)로 부터 반전된 그 출력 신호에 따라 게이팅되어 만일 그 출력 신호 Fi가 인에이블 되었을 경우 클럭 신호 PCLK_M 혹은 Di'를 내부 클럭 신호 PCLK를 출력하는 내부 지연 회로 32의 입력단으로 출력한다. 그 내부 지연 회로 32는 내부 클럭 신호 PCLK의 레벨과 출력 시점을 보다 정확히 하기 위해 최종 출력단에 설치된다. 이때 발생하는 내부 클럭 신호 PCLK은 외부에서 입력된 외부 기준 클럭 신호의 "하이"로의 상승 에지 부위에서 그 클럭 신호 PLCK가 생성되므로 긍극적으로 외부 기준 클럭과 PCLK 사이의 시간 즉, 위상차를 없앨수 있는 효과가 있다. 한편, 전술한 도 1의 회로 구성에서는 설명의 편의상 메인 지연 회로 4로 부터 출력되는 지연 신호 D1을 입력으로 하는 SDL회로와 이에 접속된 스위칭 회로는 생략되어 있음에 유의하길 바란다. 이에, 상기 SDL회로는 하기에 후술되는 단위 지연 라인 회로에 자세히 설명된다.
도 2는 도 1의 참조 부호 1의 상세 회로도로서, 상세한 단위 동기 지연 라인 회로를 보인 도면이다. 단위 동기 지연 라인 회로 1은 메인 지연 회로 4의 출력 신호 D1 및 각각의 단위 지연 회로들의 출력 신호 Di와 버퍼 지연 회로 2의 출력 신호인 PCLK_M 사이의 위상을 비교하는 SDL회로 24와, 스위칭 회로 42와, 제 1지연 라인 DL1 및 제 2지연 라인 DL2에 접속된 단위 지연 회로 8, 18을 포함한다. 도 1의 내부 클럭 신호 발생 회로는 상기 단위 동기 지연 라인 회로(unit SDL circuit;이하 "유닛 SDL회로"라 칭한다)가 다수개 반복되어 서로 접속되어 있는 구조이다. 도 1을 참조하면, 참조 부호 24는 상기 SDL회로의 상세 구성으로서 각각의 내부 구성이 동일하다. 그 하나의 구성은 P형 모오스 트랜지스터와 N형 모오스 트랜지스터가 서로 결합된 전송 스위치 62, 70과 래치 구성을 이루는 인버터 64, 68과, 반전을 위한 인버터 58, 60, 66, 78과 낸드 게이트 76, 80으로 이루어진다. 스위칭 회로 43은 인버터 42와 전송게이트 34로 구성되며 단위 지연 회로 18을 통하여 Di+1'를 출력하며 내부 지연 회로 32의 입력신호인 CLK_O를 제공한다. 전술한 동작 설명에서와 같이 외부 기준 클럭 신호에 응답하여 정확하고 안정적인 내부 클럭 신호 PCLK를 출력할 수 있지만, 외부 기준 클럭 신호와 내부 클럭 신호 PCLK간의 위상차를 최소화 하고 tSAC를 단축시키기 위하여서는 위와 같은 많은 단위 지연 회로들이 요구되며 그 단위 지연 회로의 증가된 수 만큼 SDL회로가 필요하게 된다. 즉, 단위 지연 회로의 출력 신호와 PCLK_M과의 위상을 비교하는 SDL회로를 포함하는 유닛 SDL회로가 다수개로 충분히 구현되어 있어야 안정된 동작이 보장될 수 있는 것이다. 그러나, 이러한 유닛 SDL의 증가는 칩 사이즈를 증대시켜 고집적화, 소형화에 따른 최근의 추세에 역행하게 되는 문제점이 된다.
상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 축소된 면적의 유닛 SLD 회로를 내장하는 반도체 메모리 장치의 내부 클럭 신호 발생 회로를 제공함에 있다.
본 발명의 다른 목적은 안정된 동작을 보장하고 tSAC을 단축하기 위한 유닛 SLD 회로를 내장하는 반도체 메모리 장치의 내부 클럭 신호 발생 회로를 제공함에 있다.
본 발명의 또 다른 목적은 외부 기준 클럭과의 위상차가 없는 칩내의 소자에 필요한 내부 클럭 신호 PCLK을 제공하기 위한 유닛 SLD 회로를 내장하는 반도체 메모리 장치의 내부 클럭 신호 발생 회로를 제공함에 있다.
본 발명의 또 다른 목적은 칩 사이즈를 감소하기 위한 유닛 SLD 회로를 내장하는 반도체 메모리 장치의 내부 클럭 신호 발생 회로를 제공함에 있다.
도 1은 종래 기술의 일 실시예에 따른 동기 지연 라인 회로를 가지는 개략적인 내부 클럭 신호 발생 회로를 보인 도면이고,
도 2는 도 1의 참조 부호 1의 상세 회로도로서, 상세한 단위 동기 지연 라인 회로를 보인 도면이고,
도 3은 본 발명의 일 실시예에 따른 개선된 단위 동기 지연 라인 회로를 보인 도면이고,
도 4는 본 발명의 일 실시예에 따른 내부 클럭 신호 발생 회로의 동작 파형을 보인 도면이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 외부 기준 클럭 신호와 내부 클럭 신호와의 위상차를 제거하기 위하여 단위 동기 지연 라인 회로를 가지는 반도체 메모리 장치에 있어서, 상기 단위 동기 지연 라인 회로가, 외부 기준 클럭 신호가 버퍼링되고 반복 지연된 신호가 그 버퍼링된 신호의 천이에 따라 전송되어 소정 논리 레벨 상태로 래치되어 저장되는 전송 및 래치회로와, 상기 반복 지연 신호와 버퍼링 신호를 비교 출력하기 위한 비교회로와, 상기 비교회로의 출력신호를 다음단의 상기 단위 동기 지연 라인 회로에 전송하기 위한 전송회로와, 상기 반복 지연 신호와 버퍼링 신호의 위상이 동일한 경우 턴온되어 상기 외부 기준 클럭 신호와 동일한 위상을 가지는 또 다른 반복 지연 신호가 출력되는 스위칭회로로 이루어지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기 설명에서는 구체적인 구성소자와 같은 특정 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공될 것일뿐 이러한 특정 사항들 없이 본 발명이 실시 가능함은 통상의 지식을 가진자에게는 자명하다. 그리고, 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 3은 본 발명의 일실시예에 따른 개선된 단위 동기 지연 라인 회로(또는 유닛 SDL회로)를 보인 도면이다. 도 3을 참조하면, 제 1지연 라인 DL1의 단위 지연 회로 6의 출력 신호 Di(i는 2 또는 자연수를 의미)와 버퍼 지연 회로 2의 출력 신호 PCLK_M을 비교 회로 84로 전송하거나 래치하기 위한 전송 및 래치 회로 82가 인에이블 신호 PVCCHB에 의해 N형 트랜지스터 98이 턴온됨으로서 동작한다. 한편, 참조부호 8은 단위 지연 회로 8을 칭하며 인버터 50과 인버터 52가 직렬 접속된다. 전송 및 래치 회로 82는 전송부 및 래치부로 구성된다. 상기 전송부는 신호 PCLK_M을 입력하여 반전하는 인버터 90과 전송 게이트 92로 나누어진다. 전송 게이트 92는 N형 모오스 트랜지스터와 P형 모오스 트랜지스터가 서로 대칭적으로 구성되며 그 N형 모오스 트랜지스터의 게이트 단자는 상기 인버터 90의 입력 단자와 상기 신호 PCLK_M가 입력되는 입력 단자에 공통 접속되며 상기 P형 모오스 트랜지스터의 게이트 단자는 상기 인버터 90의 출력 단자에 접속된다. 전송 게이트 92는 상기 신호 PCLK_M의 천이에 따라 게이팅되어 상기 신호 Di를 상기 래치부로 전송한다. 그 래치부는 전송 게이트 92의 출력 단자에 접속된 인버터 96과 94로 구성되고 기억 단자인 N1에 "로우" 또는 "하이"의 상기 Di신호가 래치되어 저장된다. 즉, 전송 및 래치 회로 82의 래치부 기억 단자 N1에는 상기 신호 PCLK_M이 "하이"에서 "로우"로 천이할때 동기가 되지 않을 경우 "로우"가 래치되고, 동기가 되었을 경우에는 상기 기억 단자 N1에는 "하이"가 래치되어 저장된다. 비교 회로 84는 앞단의 유닛 SDL의 출력 신호 Ci_I에 의해 제어되어 상기 래치된 신호 및 인버터 90을 통한 PCLK_M의 반전 신호를 비교하여 출력하기 위한 난드 게이트 100으로 이루어진다. 전송 회로 86은 상기 비교 회로 84의 출력 단자 N2와 N3와의 사이에 상기 유닛 SDL의 출력 신호 Ci_I에 의해 제어되는 난드 게이트 102와 인버터 104로 구성되고, 상기 비교 회로 84의 비교 결과를 다음단의 유닛 SDL회로의 비교 회로에 제공되는 신호 Ci_0를 출력한다. 만일, Ci_0가 "하이"일 경우에는 다음단의 유닛 SDL회로에서 동기할 수 있도록 동작 가능하게 하며 만일 "로우"일 경우에는 다음단의 유닛 SDL회로는 오프가 되어 동작을 정지한다. 스위칭 회로 88은 도 1 및 도 2의 참조 부호 43에 상응하며 제 2지연 라인 DL2의 단위 지연 회로 16의 출력신호 Di'(i'는 2' 또는 자연수')를 다음단의 단위 지연 회로 18로 전송하거나 내부 지연 회로 32로 제공하기 위한 스위칭 회로이다. 스위칭 회로 88은 반전을 위한 인버터 106과 전송 게이트 108로 구성되며 그 인버터의 입력 단자에는 상기 N2의 신호(Fi)가 유기되고 그 출력 단자는 상기 전송 게이트 108의 N형 모오스 트랜지스터의 게이트 단자에 접속된다. 상기 N2의 신호 Fi는 전송 게이트 108의 P형 모오스 트랜지스터의 게이트 단자에 유기되며 양 게이트 단자의 턴온 동작에 의해 신호 Di'는 패스되어 CLK_0로서 내부 지연 회로 32의 입력단으로 제공된다.
이와 같은 본 발명의 유닛 SDL의 구성에 따른 동작을 살펴본다.
먼저, 비교 회로 84에서 PCLK_M과 기억 노드 N1의 래치 신호의 위상이 서로 다른 경우에 즉, 동기가 되지 않았을 경우의 동작 상태를 설명한다.
신호 PCLK_M이 "하이"에서 "로우"로 천이 할때 동기가 되지 않았으므로 기억노드 N1에는 "로우"가 래치되어 저장된다. 따라서, 비교 회로 84는 노드 N1이 "로우"이므로 노드 N2를 "하이"로 설정시키고 노드 N3은 앞단의 유닛 SDL에서 동기가 안되었을 경우 "로우"가 된다. 따라서, 다음단의 유닛 SDL에 게이팅되는 Ci_0는 "하이"가 되어 다음단의 유닛 SDL회로에서 동기 할 수 있도록 한다. 노드 N2가 "하이"이므로 전송 게이트 108은 턴오프 상태가 되어 Di'와 내부 지연 회로 32간의 경로(path)가 오픈된다.
그리고, 비교 회로 84에서 PCLK_M과 기억 노드 N1의 래치 신호의 위상이 서로 동일할 경우에 즉, 동기가 되었을 경우의 동작 상태를 설명한다.
PCLK_M이 "하이"에서 "로우"로 천이할때 동기가 되었으므로 기억 노드 N1에는 "하이"가 래치되어 저장된다. 따라서, 비교 회로 84의 난드 게이트 100은 모든 입력이 "하이"이므로 노드 N2를 "로우"로 설정시킨다. 따라서, 노드 N3은 "하이"가 되고 Ci_0를 "로우"로 설정시켜 다음단의 유닛 SDL회로를 "오프"시킨다. 또한, 노드 N2가 "로우"이므로 전송 게이트 108이 턴온되어 Di'와 내부 지연 회로 32를 도통시켜 그 내부 지연 회로 32로 부터 내부 클럭 신호 PCLK이 출력된다. 이때, 상기 내부 지연 회로 32는 도 1에 개시된 바와 같이 상기 내부 클럭 신호 PCLK의 레벨과 출력 시점을 보다 정확히 하기 위해 최종 출력단에 설치되는 드라이버 단이다.
한편, 해당 유닛 SDL회로 앞단에서 동기가 되었을 경우는 유닛 SDL회로의 입력신호인 Ci_I가 "로우"가 되므로 해당 유닛 SDL회로의 기억 노드 N1의 위상과는 관계없이 노드 N2가 "하이"가 되어 전송 게이트 108이 턴 오프되고 노드 N3는 Ci_I가 "로우"이므로 노드 N3가 "하이" Ci_0가 "로우"가 되어 다음단의 유닛 SDL 역시 오프 시킨다. 위와 같이 유닛 SDL회로의 동작은 종래의 동작과는 동일하다. 즉, 본 발명은 종래의 동작과는 동일한 효과를 나타내지만 적은 소자의 갯수를 가지므로 칩 면적을 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 내부 클럭 신호 발생 회로의 동작 파형을 보인 도면이다.
{도 4에 대한 설명을 부탁합니다. PCLK_M과 D10과의 펄스 위상차가 동일하지 않은데도 비교회로와 스위칭회로를 통하여 D10'가 CLK_0로서 내부지연회로 32단으로 제공됩니다. D10'는 EXCLK와 동일 위상이지만 다시 내부지연회로 32단으로 입력되어 지연될 경우 또 다른 (지연된)위상의 PCLK이 발생될 것 같습니다. D1과 D10 사이의 점선과 각 화살표가 의미하는 것과 D10과 PCLK간의 각 화살표(동기의 의미)가 의미하는 바를 초안 회송 빈란에 노트에 주시면 고맙겠습니다.)
종래의 기술에서의 유닛 SDL회로는 통상 약 42개의 소자 갯수를 가지며 만일 16M SDRAM과 같이 24개단의 유닛 SDL회로를 가지는 장치에서는 약 1008개의 트랜지스터가 요구된다. 하지만, 상기한 바와 같이 약 33개의 소자로 구성된 유닛 SDL회로의 본 발명에 따른 16M SDRAM은 약 792개만의 트랜지스터 소자 만이 요구되므로 칩 면적의 축소를 구현할 수 있는 효과가 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 본 발명의 범위는 설명된 실시예에 국한되어 정하여서는 않되며 후술하는 특허청구의 범위 뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

  1. 외부 기준 클럭에 동기되어 내부 클럭 신호를 발생하기 위한 내부 클럭 신호 발생 회로에 있어서;
    상기 외부 기준 클럭이 버퍼링되어 지연된 소정 신호의 레벨 천이에 응답하여 단위 지연 길이 만큼 지연된 신호의 제 1지연 라인의 논리 레벨을 래치하여 저장하기 위한 전송 및 래치회로와,
    상기 소정 신호와 래치된 상기 제 1논리 레벨의 위상을 비교 출력하기 위한 비교 회로와,
    상기 비교 회로의 출력 신호를 이웃하는 유닛 동기 지연 라인 회로에 전송하기 위한 전송 회로와,
    상기 비교 회로의 출력 신호에 스위칭되며 상기 소정 신호와 래치된 상기 제 1논리 레벨의 위상이 다른 경우 제 2지연 라인의 논리 레벨을 제 2지연 라인의 다른 지연 회로에 전송하고, 상기 소정 신호와 래치된 상기 제 1논리 레벨의 위상이 동일할 경우 상기 외부 기준 클럭 신호와 위상이 동일한 상기 제 2지연 라인의 논리 레벨을 상기 내부 클럭 신호를 출력하기 위한 내부 지연 회로에 전송하기 위한 스위칭 회로로 구성되는 단위 동기 지연 라인 회로가 복수개로 병렬 접속되는 것을 특징으로 하는 내부 클럭 신호 발생 회로.
  2. 제 1항에 있어서; 상기 제 1지연 라인은 상기 외부 기준 클럭이 버퍼링되어 지연된 소정 신호를 메인 지연하기 위한 메인 지연 회로와 복수개의 일정한 지연 길이를 가지는 단위 지연 회로들이 서로 직렬 접속되는 것을 특징으로 하는 내부 클럭 신호 발생 회로.
  3. 제 1항에 있어서; 상기 제 2지연 라인은 상기 외부 기준 클럭이 버퍼링되어 지연된 소정 신호를 메인 지연 없이 지연하기 위한 단위 지연 회로들이 서로 직렬 접속되는 것을 특징으로 하는 내부 클럭 신호 발생 회로.
  4. 제 1항에 있어서; 상기 전송 및 래치회로는 상기 외부 기준 클럭이 버퍼링되어 지연된 소정 신호의 천이에 따라 상기 제 1지연 라인의 논리 레벨을 전송하기 위한 전송부와 그 논리 레벨의 상태를 래치하여 저장하기 위한 래치부로 이루어지는 것을 특징으로 하는 내부 클럭 신호 발생 회로.
  5. 제 1항에 있어서; 상기 비교 회로는 제 1난드 게이트로 이루어지는 것을 특징으로 하는 내부 클럭 발생 회로.
  6. 제 1항에 있어서;상기 전송 회로는 제 2난드 게이트와 인버터로 이루어지는 것을 특징으로 하는 내부 클럭 발생 회로.
  7. 외부 기준 클럭 신호와 내부 클럭 신호와의 위상차를 제거하기 위하여 단위 동기 지연 라인 회로를 가지는 반도체 메모리 장치에 있어서;
    상기 단위 동기 지연 라인 회로가,
    외부 기준 클럭 신호가 버퍼링되고 반복 지연된 신호가 그 버퍼링된 신호의 천이에 따라 전송되어 소정 논리 레벨 상태로 래치되어 저장되는 전송 및 래치회로와,
    상기 반복 지연 신호와 버퍼링 신호를 비교 출력하기 위한 비교회로와,
    상기 비교회로의 출력신호를 다음단의 상기 단위 동기 지연 라인 회로에 전송하기 위한 전송회로와,
    상기 반복 지연 신호와 버퍼링 신호의 위상이 동일한 경우 턴온되어 상기 외부 기준 클럭 신호와 동일한 위상을 가지는 또 다른 반복 지연 신호가 출력되는 스위칭회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서; 상기 전송 및 래치 회로는 상기 버퍼링 신호를 반전하기 위한 제 1인버터와, 그 제 1인버터의 출력신호와 버퍼링 신호의 천이에 대응되어 상기 버퍼링되어 반복 지연된 신호를 래치부에 전송하기 위한 전송게이트로 이루어지고, 상기 래치부는 기억노드의 양단에 제 2인버터와 제 3인버터가 서로 직렬 접속되어 상기 기억노드에 소정 논리 레벨 상태를 저장시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서; 상기 비교회로는 입력단의 유기되는 전압이 모두 "하이"일 경우에 그 출력단의 전압을 "로우"로 출력하기 위한 제 1난드 게이트로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7항에 있어서; 상기 전송회로는 제 2난드게이트와 제 4인버터가 서로 직렬 접속되는 것을 특징으로 하는 반도체 메모리 장치.
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