KR20000065711A - 펄스발생기를 채용한 내부클럭신호 발생회로 - Google Patents

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KR20000065711A
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Abstract

주파수 특성이 개선된 내부클럭신호 발생회로에 관해 기재하고 있다. 본 발명의 내부클럭신호 발생회로는, 외부클럭 신호에 응답하여 발생된 기준 클럭 신호를 수신하여 내부 클럭 신호를 발생하는 펄스 발생 회로를 구비한다. 그리고, 상기 펄스 발생 회로는, 상기 기준 클럭 신호로부터 제1 지연시간만큼 지연된 제1 지연신호의 선단에 응답하여 활성화되고, 상기 기준 클럭 신호로부터 상기 제1 지연시간보다 짧은 제2 지연시간만큼 지연된 제2 지연신호의 후단에 응답하여 비활성화되는 펄스 신호를 발생하는 펄스발생부와, 상기 기준 클럭 신호의 선단에 응답하여 활성화되고, 상기 펄스 신호의 선단에 응답하여 비활성화되는 상기 내부 클럭 신호를 발생하는 드라이빙부를 구비한다.

Description

펄스발생기를 채용한 내부클럭신호 발생회로{Internal clock signal generating circuit having pulse generator}
본 발명은 동기식 디램(synchronous DRAM)에 관한 것으로서, 특히 외부 클럭 신호에 동기하여 내부 클럭 신호를 발생하는 내부클럭신호 발생회로에 관한 것이다.
동기식 디램에서는 외부의 시스템 등에서 입력되는 외부 클럭 신호를 기준으로하여 데이터의 입출력 등이 제어된다. 이때, 동기식 디램은 외부 클럭 신호의 천이에 의해 발생되는 내부 클럭 신호를 기준으로하여 내부 신호들을 발생하고, 데이터 입출력 동작을 제어할 수 있다.
상기 내부 클럭 신호는 펄스 발생기를 채용한 내부클럭신호 발생회로를 통해 발생되는 펄스 형태의 신호일 수 있다.
펄스발생기를 채용한 내부클럭신호 발생회로에는 일반적으로, 여러개의 지연부들이 채용된다. 이들 지연부들은 상기 내부 클럭 신호를 소정의 시간동안 활성화시킨 후에 다시 비활성화시키는데 사용된다. 즉, 내부 클럭 신호는 외부 클럭 신호의 선단에 응답하여 활성화되고, 외부 클럭 신호가 상기 지연부들을 통해 일정시간 지연된 소정의 펄스 신호에 응답하여 비활성화된다. 결국, 상기 지연부들에 의한 지연시간에 의해 내부 클럭 신호의 활성화 구간의 폭이 결정된다. 그리고, 동기식 디램에 있어서 내부 신호들간에 마진을 부여하기 위해서는, 내부 클럭 신호의 활성화 구간이 길게 유지되는 것이 바람직하다. 따라서, 상기 지연부들에 의한 지연시간은 일정 시간 이상으로 유지되어야 한다.
그런데, 종래의 내부클럭신호 발생회로에 의하면, 규정보다 작은 활성화 구간을 가지는 외부 클럭 신호가 입력되는 경우 비정상의 내부 클럭 신호가 발생되는 문제가 있다. 예를 들어, 시스템에서 발생된 노이즈 등의 요인들로 인해 활성화 구간이 규정치를 벗어난 상태에서 메모리 장치로 입력되는 경우, 상기 펄스 신호에 의해 내부 클럭 신호가 비활성화되기 전에 두 번째 싸이클의 외부 클럭 신호가 발생된다. 따라서, 외부 클럭 신호에 동기된 내부 클럭 신호는 발생되지 않는다.
이와 같이 시스템에서 발생된 노이즈 등의 요인 이외에 시스템이 고속으로 동작하여 활성화 구간이 작아지는 경우에도 역시, 기존의 내부클럭신호 발생회로를 통해서는 외부 클럭 신호에 동기된 내부 클럭 신호가 발생되지 않는 문제가 있다. 따라서, 고주파수로 동작하는 시스템에 적용될 수 있도록 내부클럭신호 발생회로의 주파수 특성을 향상시킬 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 주파수 특성이 개선된 내부클럭신호 발생회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 내부클럭신호 발생회로의 회로도이다.
도 2는 도 1의 입력 버퍼의 구체적 회로도이다.
도 3은 도 1의 내부클럭신호 발생회로에 사용되는 주요 신호들의 타이밍도이다.
도 4는 도 1의 내부클럭신호 발생회로와 대비되는 비교예를 보여주는 회로도이다.
도 5는 저주파수의 외부 클럭 신호가 입력되는 경우, 도 4의 내부클럭신호 발생회로에 사용되는 주요 신호들의 타이밍도이다.
도 6은 고주파수의 외부 클럭 신호가 입력되는 경우, 도 4의 내부클럭신호 발생회로에 사용되는 주요 신호들의 타이밍도이다.
상기 과제를 해결하기 위한 본 발명에 의한 내부클럭신호 발생회로는, 외부클럭 신호에 응답하여 발생된 기준 클럭 신호를 수신하여 내부 클럭 신호를 발생하는 펄스 발생 회로를 구비한다. 그리고, 상기 펄스 발생 회로는, 상기 기준 클럭 신호로부터 제1 지연시간만큼 지연된 제1 지연신호의 선단에 응답하여 활성화되고, 상기 기준 클럭 신호로부터 상기 제1 지연시간보다 짧은 제2 지연시간만큼 지연된 제2 지연신호의 후단에 응답하여 비활성화되는 펄스 신호를 발생하는 펄스발생부와, 상기 기준 클럭 신호의 선단에 응답하여 활성화되고, 상기 펄스 신호의 선단에 응답하여 비활성화되어 상기 내부 클럭 신호를 발생하는 드라이빙부를 구비한다.
상기 펄스발생부는, 상기 기준 클럭 신호를 수신하여 제1 지연시간만큼 지연된 상기 제1 지연신호를 출력하는 제1 지연부와, 상기 기준 클럭 신호를 수신하여, 상기 제2 지연시간만큼 지연된 상기 제2 지연신호를 출력하는 제2 지연부, 및 상기 제1 지연부와 제2 지연부의 출력신호가 동일한 레벨인 경우에만 소정의 폭을 가지는 펄스 신호를 출력하는 논리회로부를 구비한다. 상기 제1 지연신호와 제2 지연신호의 차이가 상기 외부 클럭 신호의 활성화 구간보다 작게 되도록 상기 제1 지연부 및 제2 지연부가 구성된 것이 바람직하다.
상기 내부클럭신호 발생회로에 의하면, 고속으로 동작하는 시스템에 적용되더라도 정상의 내부 클럭 신호가 발생될 수 있으므로 주파수 특성이 개선된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 도 1 내지 도 3은 본 발명의 바람직한 실시예를 설명하기 위한 도면들이고, 도 4 내지 도 6은 본 발명에 대비되는 비교예를 설명하기 위한 도면들이다.
실시예
도 1은 본 발명의 실시예에 따른 내부클럭신호 발생회로(100)의 회로도이다.
도 1을 참조하면, 본 발명의 내부클럭신호 발생회로(100)는 입력 버퍼(110)와, 펄스 발생 회로(130)를 구비한다.
상기 입력 버퍼(110)는 외부에서 입력되어 메모리 장치의 기준 신호로서 작용하는 외부 클럭 신호(CLK)를 CMOS 레벨로 변환하여 기준 클럭 신호(RCLK)를 발생한다. 상기 기준 클럭 신호(RCLK)는 상기 외부 클럭 신호(CLK)가 소정시간 지연되고 반전된 신호이다.
상기 펄스 발생 회로(130)는 상기 입력 버퍼(110)로부터 출력되는 상기 기준 클럭 신호(RCLK)를 수신하여 내부 클럭 신호(PCLK)를 발생한다.
그리고, 상기 펄스 발생 회로(130)는 펄스 발생부(140)와 드라이빙부(170)를 구비한다.
상기 펄스 발생부(140)는 상기 기준 클럭 신호(RCLK)에 응답하여, 소정시간동안 활성화되는 자발(auto) 펄스 신호(PUL)를 발생한다.
바람직하기로는 상기 펄스 발생부(140)는 제1 지연부(144), 제2 지연부(154) 및 논리회로부(162)를 구비한다. 상기 펄스 발생부(140)는 또한, 반전부(142)를 더 구비할 수 있다.
상기 반전부(142)는 상기 기준 클럭 신호(RCLK)를 수신하여 반전하여 반전 클럭 신호(BCLK)를 발생한다. 바람직하기로는 상기 반전부(142)는 하나의 인버터로 구현된다.
상기 반전부(142)는, 상기 기준 클럭 신호(RCLK)의 위상을 반전시키기 위해 삽입된 것이다. 그러나, 상기 반전부(142)를 사용하지 않고도 본 발명의 본질적 사상에 의한 실시예를 구현할 수 있음은 당업자에게 자명한 사실이다.
상기 제1 지연부(144)는 상기 반전 클럭 신호(BCLK)를 수신하여 제1 지연 클럭신호(DCLK1)를 발생한다. 상기 제1 지연 클럭 신호(DCLK1)는 상기 반전 클럭 신호(BCLK)가 제1 지연시간(tD1) 만큼 지연된 신호이다.
바람직하기로는 상기 제1 지연부(144)는, 각각이 일정한 지연시간을 가지는 복수개의 인버터들(146,148,150,152)로 구현된다.
상기 제2 지연부(154)는 상기 반전 클럭 신호(BCLK)를 수신하여 제2 지연 클럭 신호(DCLK2)를 발생한다. 상기 제2 지연 클럭 신호(DCLK2)는 상기 제1 지연 클럭 신호(DCLK1)와 마찬가지로 상기 반전 클럭 신호(BCLK)가 지연된 신호이다.
바람직하기로는 상기 제2 지연부(154)는, 각각이 일정한 시간지연을 가지는 복수개의 인버터들(156,158)로 구현된다.
본 발명의 실시예에 의하면, 상기 제2 지연부(154)로부터 출력되는 상기 제2 지연 클럭 신호(DCLK2)는 상기 반전 클럭 신호(BCLK)로부터 상기 제1 지연시간(tD1)과는 다른 제2 지연시간(tD2) 만큼 지연된 신호이다.
바람직하기로는 상기 제2 지연부(154)는 상기 제2 지연시간(tD2)이 상기 제1 지연시간(tD1)에 비해 짧게 되도록(tD2＜tD1) 구성된다. 이는 도시된 바와 같이, 상기 제2 지연부(154)를 구성하는 상기 인버터들(156,158)의 개수를 상기 제1 지연부(144)의 그것(146,148,150,152)보다 적게 하거나, 제2 지연부(154)의 각 인버터들(156,158)을 구성하는 트랜지스터의 사이즈를 상기 제1 지연부(144)의 그것보다 작게함으로써 구현될 수 있다.
더욱 바람직하기로는, 상기 제1 지연부(144)와 제2 지연부(154)의 지연시간 차이(tD1-tD2)가 상기 외부 클럭 신호(CLK)의 활성화 구간(tCH, 도 3 참조) 보다 작게 되도록 한다.
예를 들어, 외부 클럭 신호(CLK)의 활성화 구간(tCH)이 3ns 정도이고 상기 제1 지연시간(tD1)이 2∼3ns로 유지되는 경우, 상기 제2 지연부(154)는 약 0.5ns 정도의 제2 지연시간(tD2)을 가지도록 구성된다.
그리고, 상기 제1 지연시간(tD1)에 의해 내부 클럭 신호의 활성화 구간 폭이결정되기 때문에 상기 제1 지연시간(tD1)이 일정시간 이상되도록 상기 제1 지연부(144)가 구성된다.
상기 논리 회로부(162)는 상기 제1 지연 클럭 신호(DCLK1)와 제2 지연 클럭 신호(DCLK2)가 모두 하이 레벨인 경우 하이 레벨로 활성화되는 상기 자발 펄스 신호(PUL)를 발생한다. 바람직하기로는 상기 논리 회로부(162)는 낸드(NAND) 게이트(164)와 인버터(166)로 구현된다.
그리고, 상기 드라이빙부(170)는 상기 입력 버퍼(110)로부터 출력된 상기 기준 클럭 신호(RCLK)와 상기 펄스 발생부(140)로부터 출력된 상기 자발 펄스 신호(PUL)를 수신하여, 내부 클럭 신호(PCLK)를 발생한다. 상기 내부 클럭 신호(PCLK)는 상기 기준 클럭 신호(RCLK)의 선단에 응답하여 활성화되고, 상기 자발 펄스 신호(PUL)의 선단에 응답하여 비활성화된다.
상기 드라이빙부(170)는 풀-업부(172)와 풀-다운부(178)를 구비한다.
상기 풀-업부(172)는 상기 자발 펄스 신호(PUL)와 상기 기준 클럭 신호(RCLK)에 응답하여 하이 레벨의 내부 클럭 신호(PCLK)를 출력한다. 바람직하기로는 상기 풀-업부(172)는 상기 자발 펄스 신호(PUL)에 의해 게이팅되는 제1 PMOS 트랜지스터(174)와 상기 기준 클럭 신호(RCLK)에 의해 게이팅되는 제2 PMOS 트랜지스터(176)를 구비한다.
상기 풀-다운부(178)는 상기 자발 펄스 신호(PUL)의 하이 레벨로의 활성화에 응답하여 상기 내부 클럭 신호(PCLK)를 로우 레벨로 한다. 바람직하기로는 상기 풀-다운부(178)는 상기 자발 펄스 신호(PUL)에 의해 게이팅되는 NMOS 트랜지스터를 구비한다.
도 2는 도 1의 입력 버퍼(110)의 구체적 회로도이다.
본 발명의 실시예에 따른 상기 입력 버퍼(110)는 도시된 바와 같이, 차동증폭기로 구성되며, 상기 기준 클럭 신호(RCLK)는 기준 전압(Vref) 레벨에 대한 외부 클럭 신호(CLK) 레벨의 상승 또는 하강에 응답하여 발생된다. 상기 기준 클럭 신호(RCLK)는 또한, 상기 외부 클럭 신호(CLK)가 소정시간동안 지연되고 반전된 신호이다.
상기 입력버퍼(110)는 제1 및 제2 부하소자(112,122), 제1 및 제2 PMOS 트랜지스터들(114,116), 제1 및 제2 NMOS 트랜지스터들(118,120)을 구비한다.
상기 제1 및 제2 PMOS 트랜지스터들(114,116)의 소오스는 상기 제1 부하소자(112)를 통해 전원전압(Vdd)에 공통 접속되며, 게이트들은 상기 제1 NMOS 트랜지스터(118)의 드레인에 공통 접속된다. 그리고 상기 제1 및 제2 NMOS 트랜지스터들(118,120)의 드레인은 상기 제1 및 제2 PMOS 트랜지스터들(114,116)의 드레인과 접속되며, 소오스는 상기 제2 부하소자(122)를 통해 접지(Vss)된다. 상기 제1 NMOS 트랜지스터(118)는 기준 전압(Vref)에 의해 게이팅되며, 상기 제2 NMOS 트랜지스터(120)는 상기 외부 클럭 신호(CLK)에 의해 게이팅된다.
상기 입력 버퍼(110)에 의하면, 상기 기준 전압(Vref) 레벨보다 상기 외부 클럭 신호(CLK) 레벨이 상승하면 로우 레벨의 기준 클럭 신호(RCLK)가 발생되고, 하강하면 하이 레벨의 기준 클럭 신호(RCLK)가 발생된다.
상기 입력 버퍼(110)는 도시된 차동증폭기 이외에도 인버터나 낸드 게이트 등과 같은 다양한 논리 회로로 구현될 수 있다.
도 3은 도 1의 내부클럭신호 발생회로(100)에 사용되는 주요 신호들의 타이밍도이다. 도 3을 참조하여 도 1의 내부클럭신호 발생회로(100)의 동작을 설명한다.
일정 주기 특히, 활성화 구간(tCH)이 일정하게 규정된 외부 클럭 신호(CLK)가 입력되면, 상기 입력버퍼(110)가 동작하여 상기 외부 클럭 신호(CLK)로부터 일정시간 지연되고 그 위상이 반전된 기준 클럭 신호(RCLK)가 발생된다.
먼저, 외부 클럭 신호(CLK)가 로우 레벨인 초기 상태에서는 하이 레벨의 기준 클럭 신호(RCLK)가 발생된다. 상기 하이 레벨의 기준 클럭 신호(RCLK)는 풀-업부(172)를 구성하는 제1 PMOS 트랜지스터(174)를 턴-온시킨다. 이 상태에서 외부 클럭 신호(CLK)가 하이 레벨로 천이되면, 이에 응답하여 기준 클럭 신호(RCLK)는 로우 레벨로 천이되고 상기 풀-업부(172)를 구성하는 제2 PMOS 트랜지스터(176)가 턴-온된다. 그 결과, 하이 레벨의 내부 클럭 신호(PCLK)가 발생된다. 즉, 외부 클럭 신호(CLK)의 선단에 응답하여 내부 클럭 신호(PCLK)가 하이 레벨로 천이된다.
상기 외부 클럭 신호(CLK)의 선단에 응답하여 발생된 로우 레벨의 상기 기준 클럭 신호(RCLK)는, 상기 반전부(142)를 통해 일정시간 지연된 후 반전되어 반전 클럭 신호(BCLK)로서 출력된다.
다시, 상기 반전 클럭 신호(BCLK)는 상기 제1 지연부(144) 및 제2 지연부(154)를 통해 일정시간 지연된 후 출력된다. 즉, 상기 반전 클럭 신호(BCLK)에 응답하여, 상기 반전 클럭 신호(BCLK)로부터 제1 지연시간(tD1) 만큼 지연된 제1 지연 클럭 신호(DCLK1)가 상기 제1 지연부(144)를 통해 발생된다. 그리고, 상기 반전 클럭 신호(BCLK)에 응답하여, 상기 반전 클럭 신호(BCLK)로부터 제2 지연시간(tD2) 만큼 지연된 제2 지연 클럭 신호(DCLK2)가 상기 제2 지연부(154)를 통해 발생된다.
상기 제1 지연 클럭 신호(DCLK1)와 제2 지연 클럭 신호(DCLK2)가 모두 하이 레벨인 구간에서 활성화되는 자발 펄스 신호(PUL)가 상기 논리 회로부(162)를 통해 발생된다. 상기 자발 펄스 신호(PUL)는 상기 제1 지연 클럭 신호(DCLK1)의 선단에 응답하여 활성화되고, 상기 제2 지연 클럭 신호(DCLK2)의 후단에 응답하여 비활성화된다.
그리고, 상기 자발 펄스 신호(PUL)의 선단에 응답하여 상기 풀-다운부(178)를 구성하는 NMOS 트랜지스터가 턴-온되고, 이에 의해 내부 클럭 신호(PCLK)가 비활성화된다.
결국, 본 발명의 내부클럭신호 발생회로(100)에 의하면, 외부 클럭 신호(CLK)의 선단에 응답하여 내부 클럭 신호(PCLK)가 하이 레벨로 천이되고, 상기 외부 클럭 신호(CLK)를 일정시간 지연시켜 발생된 상기 자발 펄스 신호(PUL)의 선단에 응답하여 로우 레벨로 천이된다.
이와 같이, 본 발명에 의하면 제1 지연부(144)와 제2 지연부(154)의 지연시간 차이가 외부 클럭 신호(CLK)의 활성화 구간(tCH) 보다 작게 구성된다. 바꾸어 말하면, 외부 클럭 신호(CLK)가 고주파수로 입력되어 활성화 구간(tCH)이 작아지는 경우에는 제2 지연부(154)의 지연시간을 증가시켜 제1 지연부(144)와 제2 지연부(154)의 지연시간 차이를 감소시킨다. 따라서, 제1 및 제2 지연부들(144,154)의 출력 신호들인 제1 및 제1 지연 클럭 신호들(DCLK1,DCLK2)을 조합하여 발생되는 자발 펄스 신호(PUL)는, 이들 제1 및 제2 지연 클럭 신호들(DCLK1,DCLK2)의 매 싸이클마다 발생된다. 따라서, 고속으로 동작하는 시스템에 본 발명의 내부클럭신호 발생회로(100)가 적용되더라도 정상의 내부 클럭 신호가 발생될 수 있다. 이러한 본 발명의 효과는 계속되는 비교예를 통해 더욱 명백해진다.
비교예
도 4는 도 1의 내부클럭신호 발생회로(100)와 대비되는 비교예를 나타내는 도면이다. 도 4의 비교예에 도시된 내부클럭신호 발생회로(200)는 도 1의 제2 지연부(154)가 없는 것을 제외하고는 상기 본 발명의 실시예와 동일하게 구성된다.
도 4를 참조하면, 본 발명의 비교예에 따른 내부클럭신호 발생회로(200)는 입력 버퍼(210)와, 펄스 발생 회로(230)를 구비하고, 상기 펄스 발생회로(230)는 펄스 발생부(240)와 드라이빙부(270)를 구비한다. 그리고, 상기 펄스 발생부(240)는 반전부(242)와 지연부(244) 및 논리 회로부(262)를 구비하며, 상기 드라이빙부(270)는 풀-업부(272)와 풀-다운부(278)를 구비한다.
상기 입력버퍼(210)와 반전부(242), 지연부(244), 논리 회로부(262), 풀-업부(272) 및 풀-다운부(278)의 구성이나 동작은 도 1의 입력버퍼(110), 반전부(142), 제1 지연부(144), 논리 회로부(162), 풀-업부(172) 및 풀-다운부(178)에 준하므로, 이들에 대한 구체적인 기술은 생략한다.
도 5 및 도 6은 도 4의 내부클럭신호 발생회로(200)에 사용되는 주요 신호들의 타이밍도들로서, 도 5는 저주파수의 외부 클럭 신호(CLK)가 입력되어 정상의 내부 클럭 신호(PCLK)가 발생되는 경우를, 이와 달리 도 6은 고주파수의 외부 클럭 신호(CLK)가 입력되어 내부 클럭 신호(PCLK)에 오류가 발생되는 경우를 기술한다.
먼저 도 5를 참조하면, 저주파수를 가지는 외부 클럭 신호(CLK) 예를 들어, 활성화 구간(tCH)이 상기 지연부(244)의 지연시간(tD)보다 큰 외부 클럭 신호(CLK)가 상기 입력버퍼(210)로 입력되면, 상기 외부 클럭 신호(CLK)으로부터 일정시간 지연되고 그 위상이 반전된 기준 클럭 신호(RCLK)가 발생된다. 그리고, 상기 기준 클럭 신호(RCLK)에 응답하여 내부 클럭 신호(PCLK)가 하이 레벨로 활성화된다.
상기 기준 클럭 신호(RCLK)는 상기 반전부(242)를 통해 다시 일정시간 지연되고 그 위상이 반전된 반전 클럭 신호(BCLK)로 발생된다. 상기 반전 클럭 신호(BCLK)와 상기 반전 클럭 신호(BCLK)가 지연시간(tD) 만큼 지연된 지연 클럭 신호(DCLK)에 응답하여, 소정 폭을 가지는 자발 펄스 신호(PUL)가 발생된다. 여기서, 상기 지연시간(tD)이 상기 외부 클럭 신호(CLK)의 활성화 구간보다 작기 때문에, 상기 실시예에서와 마찬가지로 외부 클럭 신호(CLK) 한 주기마다 자발 펄스 신호(PUL)가 발생된다. 그리고, 상기 자발 펄스 신호(PUL)의 선단에 응답하여 상기 내부 클럭 신호(PCLK)가 비활성화된다.
이와 같이, 저주파수를 가지는 외부 클럭 신호(CLK)가 입력되면 상기 실시예에서와 마찬가지로, 외부 클럭 신호(CLK)의 선단에 응답하여 내부 클럭 신호(PCLK)가 하이 레벨로 활성화되고, 상기 외부 클럭 신호(CLK)를 일정시간 지연시켜 발생된 자발 펄스 신호(PUL)에 응답하여 상기 내부 클럭 신호(PCLK)가 로우 레벨로 비활성화된다.
그러나, 도 6에 도시된 바와 같이, 외부 클럭 신호(CLK)가 고주파수로 입력되어 상기 지연부(244)의 지연시간(tD)보다 상기 외부 클럭 신호(CLK)의 활성화 구간(tCH)이 작은 경우에는, 상기 반전 클럭 신호(RCLK)의 한 주기 내에서 자발 펄스 신호(PUL)가 발생되지 않는다.
즉, 도시된 바와 같이 상기 자발 펄스 신호(PUL)는 반전 클럭 신호(BCLK)의 두 번째 싸이클의 선단에 응답하여 발생된다. 그리고, 상기 자발 펄스 신호(PUL)의 선단에 응답하여 내부 클럭 신호(PCLK)가 비활성화된다.
따라서, 도 4의 내부클럭신호 발생회로(200)에 의하면, 시스템이 저주파수로 동작하여 저주파수의 외부 클럭 신호(CLK)가 입력되는 경우에는 외부 클럭 신호(CLK)에 동기되는 내부 클럭 신호(PCLK)가 발생된다. 그러나, 시스템이 고주파수로 동작하여, 고주파수의 외부 클럭 신호(CLK) 예를 들어, 지연부(244)의 지연시간(tD)보다 활성화 구간(tCH)이 작은 외부 클럭 신호(CLK)가 입력되는 경우에는 외부 클럭 신호(CLK)에 동기되지 않는 비정상적인 내부 클럭 신호(PCLK)가 발생된다.
예를 들어, 상기 지연부(244)가 약 3ns 정도의 지연시간(tD)을 가지는 경우를 가정하자. 저주파수 예컨대 5ns 이상의 활성화 구간(tCH)을 가지는 외부 클럭 신호(CLK)가 입력되면 상기 활성화 구간(tCH)과 지연시간(tD)의 차이(tCH-tD)에 해당되는 2ns의 폭을 가지는 자발 펄스 신호(PUL)가 발생되고, 이 자발 펄스 신호(PUL)의 선단에 응답하여 내부 클럭 신호(PCLK)가 비활성화된다.
그러나, 고주파수 예컨대 3ns 이하의 활성화 구간(tCH)을 가지는 외부 클럭 신호(CLK)가 입력되면, 외부 클럭 신호(CLK) 한 주기 내에서 상기 논리 회로부(262)를 구성하는 낸드 게이트(264)의 두 입력 신호가 모두 하이 레벨인 경우가 존재하지 않는다. 이로 인해 외부 클럭 신호(CLK) 한 주기 내에서 자발 펄스 신호(PUL)가 발생되지 않으며, 그 결과 상기 내부 클럭 신호(PCLK)는 외부 클럭 신호(CLK) 한 주기 내에서 비활성화되지 않는다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 상기 실시예에서는 기준 클럭 신호(RCLK)가 외부 클럭 신호(CLK)와 위상이 반대이고, 상기 기준 클럭 신호(RCLK)의 위상을 반전하기 위한 반전부(142)가 펄스발생부(140)에 삽입된 경우를 예로 들어 기술하였으나, 도 1에 도시된 입력버퍼(110)에 의해 외부 클럭 신호(CLK)와 위상이 동일한 기준 클럭 신호(RCLK)가 발생될 경우에는 상기 반전부(142)는 삽입되지 않을 수 있다. 이 경우, 상기 제1 지연부 및 제2 지연부의 지연시간은 모두 기준 클럭 신호(RCLK)로부터 발생됨은 명백하며, 실시예와 동일한효과를 달성할 수 있을 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 내부클럭신호 발생회로에 의하면, 고주파수의 외부 클럭 신호(CLK)가 입력되더라도 외부 클럭 신호(CLK)에 동기되는 내부 클럭 신호(PCLK)가 발생된다.

Claims (6)

  1. 외부 클럭 신호에 동기되어 내부 클럭 신호를 발생하는 내부클럭신호 발생회로에 있어서,
    상기 내부클럭신호 발생회로는 상기 외부클럭신호에 응답하여 발생되는 기준 클럭 신호를 수신하여 내부 클럭 신호를 발생하는 펄스 발생 회로를 구비하고, 상기 펄스 발생 회로는,
    상기 기준 클럭 신호로부터 제1 지연시간만큼 지연된 제1 지연신호의 선단에 응답하여 활성화되고, 상기 기준 클럭 신호로부터 상기 제1 지연시간보다 짧은 제2 지연시간만큼 지연된 제2 지연신호의 후단에 응답하여 비활성화되는 자발 펄스 신호를 발생하는 펄스발생부; 및
    상기 기준 클럭 신호의 선단에 응답하여 활성화되고, 상기 자발 펄스 신호의 선단에 응답하여 비활성화되는 상기 내부 클럭 신호를 발생하는 드라이빙부를 구비하는 것을 특징으로 하는 내부클럭신호 발생회로.
  2. 제1항에 있어서, 상기 펄스발생부는,
    상기 기준 클럭 신호를 수신하여 상기 제1 지연시간만큼 지연되는 상기 제1 지연신호를 출력하는 제1 지연부;
    상기 기준 클럭 신호를 수신하여, 상기 제2 지연시간만큼 지연되는 상기 제2 지연신호를 출력하는 제2 지연부; 및
    상기 기준 클럭 신호의 선단에 응답하여 발생되는 상기 제1 지연부와 제2 지연부의 출력신호에 응답하여 소정의 폭을 가지는 펄스 신호를 출력하는 논리회로부를 구비하는 것을 특징으로 하는 내부클럭신호 발생회로.
  3. 제2항에 있어서, 상기 제1 지연부 및 제2 지연부는 각각,
    서로 다른 개수의 인버터들을 구비하는 것을 특징으로 하는 내부클럭신호 발생회로.
  4. 제3항에 있어서, 상기 제1 지연부 및 제2 지연부는,
    상기 제1 지연신호와 제2 지연신호의 타이밍(timing) 차이는 상기 외부 클럭 신호의 활성화 구간보다 작은 것을 특징으로 하는 내부클럭신호 발생회로.
  5. 제1항에 있어서, 상기 드라이빙부는,
    상기 기준 클럭 신호의 선단에 응답하여 활성화하는 상기 내부 클럭 신호를 발생하는 풀-업부; 및
    상기 펄스 신호의 선단에 응답하여 비활성화하는 상기 내부 클럭 신호를 발생하는 풀-다운부를 구비하는 것을 특징으로 하는 내부클럭신호 발생회로.
  6. 제1항에 있어서, 상기 내부클럭신호 발생회로는,
    상기 외부 클럭 신호를 수신하여 CMOS 레벨로 변환된 상기 기준 클럭 신호를 발생하는 버퍼 회로를 더 구비하는 것을 특징으로 하는 내부클럭신호 발생회로.
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