KR100629374B1

KR100629374B1 - 듀티 사이클 보정회로 및 방법

Info

Publication number: KR100629374B1
Application number: KR1020030095592A
Authority: KR
Inventors: 이종수
Original assignee: 삼성전자주식회사
Priority date: 2003-12-23
Filing date: 2003-12-23
Publication date: 2006-09-29
Also published as: KR20050064241A; US7180346B2; CN1649151A; CN100511678C; US20050134341A1

Abstract

본 발명은 듀티 사이클 보정회로 및 방법을 공개한다. 이 회로는 입력 클럭신호의 주파수를 검출하여 입력 클럭신호의 주파수에 해당하는 해당 주파수 검출신호를 발생하고, 해당 주파수 검출신호에 응답하여 제어신호를 발생하는 주파수 검출부, 출력 클럭신호의 듀티 사이클을 검출하여 제1 및 제2듀티 검출신호들을 발생하는 듀티 사이클 검출부, 및 입력 클럭신호와 반전 입력 클럭신호의 전압 차를 증폭하고, 제어신호에 응답하여 이득이 조절되어 제1 및 제2듀티 검출신호들의 전압 차를 증폭하여 보정된 클럭신호를 발생하는 듀티 사이클 보정부로 구성되며, 보정된 클럭신호를 이용하여 출력 클럭신호를 발생하는 것을 특징으로 한다. 따라서, 클럭신호의 주파수에 따라 이득을 가변하여 듀티 사이클을 보정함으로써 넓은 범위의 주파수의 클럭신호에 대하여 듀티 사이클을 안정적으로 보정할 수 있다.

Description

듀티 사이클 보정회로 및 방법{Duty cycle correcting circuit and method}

도1은 종래의 듀티 사이클 보정회로의 일예의 블록도이다.

도2는 본 발명의 듀티 사이클 보정회로의 실시예의 구성을 나타내는 블록도이다.

도3은 본 발명의 듀티 사이클 보정기의 가변 이득을 나타내는 그래프이다.

도4는 본 발명의 듀티 사이클 보정회로의 듀티 사이클 보정기의 일실시예의 회로도이다.

도5는 본 발명의 듀티 사이클 보정회로의 듀티 사이클 보정기의 다른 실시예의 회로도이다.

도6은 본 발명의 듀티 사이클 보정회로의 주파수 검출기의 실시예의 구성을 나타내는 것이다.

도7은 도6에 나타낸 주파수 검출신호 발생회로의 실시예의 구성을 나타내는 회로도이다.

도8a 내지 8c는 도6 및 도7에 나타낸 구성의 동작을 설명하기 위한 실시예의 동작 타이밍도이다.

본 발명은 듀티 사이클 보정회로에 관한 것으로, 특히 넓은 주파수 범위의 클럭신호의 듀티 사이클을 보정할 수 있는 듀티 사이클 보정회로 및 방법에 관한 것이다.

듀티 사이클 보정회로는 출력 클럭신호의 듀티 사이클을 50%로 보정하기 위하여 사용되며, 듀티 사이클 보정기와 듀티 사이클 검출기로 구성되어 있다. 듀티 사이클은 클럭신호의 펄스 주기에 대한 펄스 폭의 비율을 말한다.

도1은 종래의 듀티 사이클 보정회로의 일예의 블록도로서, 듀티 사이클 보정기(10), 듀티 사이클 검출기(12), 및 신호 전송 경로부(14)로 구성되어 있다.

도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

듀티 사이클 보정기(10)는 입력 클럭신호쌍(ICLK, ICLKB)과 듀티 사이클 검출기(12)로부터 출력되는 제1 및 제2듀티 검출신호들(C, CB)의 전압 차에 응답하여 출력 클럭신호쌍(OCLK, OCLKB)의 듀티 사이클을 보정하여 보정된 클럭신호쌍(OUT, OUTB)을 발생한다. 듀티 사이클 검출기(12)는 출력 클럭신호쌍(OCLK, OCLK)의 듀티 사이클을 검출하여 제1 및 제2듀티 검출신호들(C, CB)을 발생한다. 신호 전송 경로부(14)는 보정된 클럭신호쌍(OUT, OUTB)을 입력하여 출력 클럭신호쌍(OCLK, OCLKB)을 발생한다.

상술한 바와 같이 구성된 종래의 듀티 사이클 보정회로의 이득은 듀티 사이클 보정기(10)의 이득에 듀티 사이클 검출기(12)의 이득을 곱한 값으로 결정된다. 그리고, 듀티 사이클 보정회로의 듀티 사이클 보정 범위는 이득에 비례하며 신호의 지터(jitter)는 이득에 반비례한다. 즉, 듀티 사이클 보정회로의 이득이 크면 듀티 사이클 보정 범위는 증가하게 되고, 이에 따라 회로의 응답 특성 및 신호 대 노이즈 비(SNR)과 관련하여 신호의 지터가 커지게 되고, 이득이 작으면 듀티 사이클 보정 범위는 감소하게 되고, 이에 따라 회로의 응답 특성 및 신호 대 노이즈 비(SNR)과 관련하여 신호의 지터는 작아지게 된다.

또한, 입력 클럭신호의 주파수가 커지게 되면 실제 보정해야 할 듀티 사이클 보정 범위가 줄어들고, 작아지게 되면 실제 보정해야 할 듀티 사이클 보정 범위가 증가하게 된다. 따라서, 입력 클럭신호의 주파수가 저주파수인 경우에는 듀티 사이클 보정 범위를 크게 할 필요가 있으나, 고주파수인 경우에는 듀티 사이클 보정 범위를 크게 할 필요가 없다.

그런데, 도1에 나타낸 종래의 듀티 사이클 보정회로는 이득이 고정되어 있으므로 인해서 넓은 주파수 범위의 클럭신호에 대하여 안정적으로 동작을 수행할 수 없다는 문제점이 있다. 즉, 이득이 크게 설계되어 있으면, 듀티 사이클 보정 범위가 증가되어 저주파수의 클럭신호가 인가되는 경우에는 안정적으로 동작하게 되나, 노이즈에 민감하게 되어 고주파수의 클럭신호가 인가되는 경우에는 안정적으로 동작할 수 없고, 반면에, 이득이 작게 설계되어 있으면, 노이즈에 둔감하게 되어 고주파수의 클럭신호가 인가되는 경우에 안정적으로 동작하게 되나, 듀티 사이클 보정 범위가 감소되어 저주파수의 클럭신호가 인가되는 경우에는 안정적으로 동작할 수 없다.

따라서, 넓은 주파수 범위의 클럭신호에 대하여 듀티 사이클을 안정적으로 보정하기 위해서 입력 클럭신호의 주파수에 따라 이득이 가변되는 듀티 사이클 보정회로가 필요하다.

본 발명의 목적은 넓은 주파수 범위의 클럭신호에 대하여 듀티 사이클을 안정적으로 보정할 수 있는 듀티 사이클 보정회로를 제공하는데 있다.

본 발명의 다른 목적은 상기 목적을 달성하기 위한 듀티 사이클 보정방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 듀티 사이클 보정회로의 제1형태는 입력 클럭신호의 주파수를 검출하여 상기 입력 클럭신호의 주파수에 해당하는 해당 주파수 검출신호를 발생하고, 상기 해당 주파수 검출신호에 응답하여 제어신호를 발생하는 주파수 검출수단, 출력 클럭신호의 듀티 사이클을 검출하여 제1 및 제2듀티 검출신호들을 발생하는 듀티 사이클 검출수단, 및 상기 입력 클럭신호와 반전 입력 클럭신호의 전압 차를 증폭하고, 상기 제어신호에 응답하여 이득이 조절되어 상기 제1 및 제2듀티 검출신호들의 전압 차를 증폭하여 보정된 클럭신호를 발생하는 듀티 사이클 보정수단을 구비하며, 상기 보정된 클럭신호를 이용하여 상기 출력 클럭신호를 발생하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 듀티 사이클 보정회로의 제2형태는 입력 클럭신호의 주파수를 검출하여 상기 입력 클럭신호의 주파수에 해당하는 해당 주파수 검출신호를 발생하고, 상기 해당 주파수 검출신호에 응답하여 제어신호를 발생하는 주파수 검출수단, 출력 클럭신호의 듀티 사이클을 검출하여 제1 및 제2듀티 검출신호들을 발생하는 듀티 사이클 검출수단, 및 상기 제어신호 및 상기 제1듀티 검출신호에 응답하여 지연시간이 조절되고 상기 입력 클럭신호의 엣지를 검출하여 제1펄스신호를 발생하고, 상기 제어신호 및 상기 제2듀티 검출신호에 응답하여 지연시간이 조절되고 반전 입력 클럭신호의 엣지를 검출하여 제2펄스신호를 발생하고, 상기 제1 및 제2펄스신호를 래치하여 보정된 클럭신호를 발생하는 듀티 사이클 보정수단을 구비하고, 상기 보정된 클럭신호를 이용하여 상기 출력 클럭신호를 발생하는 것을 특징으로 한다.

삭제

상기 주파수 검출수단은 상기 입력 클럭신호의 주파수를 검출하여 상기 입력 클럭신호의 주파수에 해당하는 해당 검출신호를 발생하는 펄스 발생부, 상기 펄스 발생부로부터 출력되는 검출신호를 래치하여 해당 주파수 검출신호를 발생하는 래치부, 및 상기 래치부로부터 출력되는 해당 주파수 검출신호에 응답하여 소정 비트의 데이터로 이루어진 상기 제어신호를 발생하는 제어신호 발생부를 구비하는 것을 특징으로 한다.

상기 펄스 발생부는 상기 입력 클럭신호를 해당 지연시간만큼 지연하고, 상기 입력 클럭신호의 엣지를 검출하여 해당 펄스신호를 발생하는 펄스 발생회로, 및 상기 입력 클럭신호와 상기 해당 펄스신호들을 각각 조합하여 상기 해당 검출신호를 발생하는 게이트 회로를 구비하는 것을 특징으로 한다.

상기 제어신호 발생부는 상기 래치부로부터 출력되는 해당 주파수 검출신호에 응답하여 "하이"레벨의 상기 제어신호들의 비트 수를 제어하는 것을 특징으로 하며, 상기 해당 주파수 검출신호가 상태를 천이하면 상기 해당 주파수 검출신호의 상위(또는, 하위)의 주파수 검출신호들의 상태를 모두 천이하여 상기 제어신호를 발생하는 것을 특징으로 한다.

또한, 상기 제어신호 발생부는 상기 해당 주파수 검출신호가 상태를 천이하면 상기 해당 주파수 검출신호의 상위(또는, 하위)의 주파수 검출신호들의 상태를 모두 천이하여 상기 제어신호를 발생하는 것을 특징으로 한다.

그리고, 상기 제어신호 발생부는 상기 해당 주파수 검출신호가 "하이"레벨이고, 상기 해당 주파수 검출신호의 상위(또는, 하위)의 주파수 검출신호들이 모두 "로우"레벨이면 해당 주파수 검출신호를 "하이"레벨로 유지하여 해당 주파수 확인 신호를 발생하는 신호 확인부, 및 상기 신호 확인부로부터 출력되는 상기 해당 주파수 확인 신호가 "하이"레벨로 상태를 천이하면 상기 해당 주파수 확인 신호의 상위(또는, 하위)의 해당 주파수 확인 신호들을 모두 "하이"레벨로 상태를 천이하여 상기 제어신호를 발생하는 신호 검출부를 구비하는 것을 특징으로 한다.

상기 제1형태의 듀티 사이클 보정회로의 상기 듀티 사이클 보정수단은 상기 제어신호에 응답하여 상기 입력 클럭신호의 주파수가 증가할수록 상기 이득을 감소하는 것을 특징으로 하고, 상기 입력 클럭신호 및 반전 입력 클럭신호의 전압 차를 증폭하는 주 증폭부, 및 상기 제어신호에 응답하여 이득이 조절되고, 상기 제1 및 제2듀티 검출신호들의 전압 차를 증폭하는 부 증폭부 구비하고, 상기 주 및 부 증폭부 공통 출력신호를 상기 보정된 클럭신호로 발생하는 것을 특징으로 한다.
상기 제2형태의 듀티 사이클 보정회로의 상기 듀티 사이클 보정수단은 상기 제어신호 및 상기 제1듀티 검출신호에 응답하여 지연시간이 조절되고, 상기 입력 클럭신호의 엣지를 검출하여 제1펄스신호를 발생하는 제1펄스신호 발생부, 상기 제어신호 및 상기 제2듀티 검출신호에 응답하여 지연시간이 조절되고, 상기 입력 클럭신호의 엣지를 검출하여 제2펄스신호를 발생하는 제2펄스신호 발생부, 및 상기 제1펄스신호와 상기 보정된 클럭신호를 조합하여 반전 보정된 클럭신호를 발생하고, 상기 제2펄스신호와 상기 반전 보정된 클럭신호를 조합하여 상기 보정된 클럭신호를 발생하는 래치부를 구비하는 것을 특징으로 한다.

삭제

상기 다른 목적을 달성하기 위한 본 발명의 듀티 사이클 보정방법의 제1형태는 입력 클럭신호의 주파수를 검출하여 상기 입력 클럭신호의 주파수에 해당하는 해당 주파수 검출신호를 발생하고, 상기 해당 주파수 검출신호에 응답하여 제어신호를 발생하는 주파수 검출단계, 출력 클럭신호의 듀티 사이클을 검출하여 제1 및 제2듀티 검출신호들을 발생하는 듀티 사이클 검출단계, 및 상기 입력 클럭신호와 반전 입력 클럭신호의 전압 차를 증폭하고, 상기 제어신호에 응답하여 이득이 조절되고 상기 제1 및 제2듀티 검출신호들의 전압 차를 증폭하여 보정된 클럭신호를 발생하는 듀티 사이클 보정단계를 구비하며, 상기 보정된 클럭신호를 이용하여 상기 출력 클럭신호를 발생하는 것을 특징으로 한다.
상기 듀티 사이클 보정단계는 상기 입력 클럭신호 및 반전 입력 클럭신호의 전압 차를 증폭하는 주 증폭단계, 및 상기 제어신호에 응답하여 이득이 조절되고, 상기 제1 및 제2듀티 검출신호들의 전압 차를 증폭하는 부 증폭단계를 구비하고, 상기 주 증폭단계 및 부 증폭단계의 공통 출력신호를 상기 보정된 클럭신호로 발생하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 듀티 사이클 보정방법의 제2형태는 입력 클럭신호의 주파수를 검출하여 상기 입력 클럭신호의 주파수에 해당하는 해당 주파수 검출신호를 발생하고, 상기 해당 주파수 검출신호에 응답하여 제어신호를 발생하는 주파수 검출단계, 출력 클럭신호의 듀티 사이클을 검출하여 제1 및 제2듀티 검출신호들을 발생하는 듀티 사이클 검출단계, 및 상기 제어신호 및 상기 제1듀티 검출신호에 응답하여 지연시간이 조절되고 상기 입력 클럭신호의 엣지를 검출하여 제1펄스신호를 발생하고, 상기 제어신호 및 상기 제2듀티 검출신호에 응답하여 지연시간이 조절되고 반전 입력 클럭신호의 엣지를 검출하여 제2펄스신호를 발생하고, 상기 제1 및 제2펄스신호를 래치하여 보정된 클럭신호를 발생하는 듀티 사이클 보정단계를 구비하며, 상기 보정된 클럭신호를 이용하여 상기 출력 클럭신호를 발생하는 것을 특징으로 한다.
상기 듀티 사이클 보정단계는 상기 제어신호 및 상기 제1듀티 검출신호에 응답하여 지연시간이 조절되고, 상기 입력 클럭신호의 엣지를 검출하여 제1펄스신호를 발생하는 제1펄스신호 발생단계, 상기 제어신호 및 상기 제2듀티 검출신호에 응답하여 지연시간이 조절되고, 상기 입력 클럭신호의 엣지를 검출하여 제2펄스신호를 발생하는 제2펄스신호 발생단계, 및 상기 제1펄스신호와 상기 보정된 클럭신호를 입력하여 반전 보정된 클럭신호를 발생하고, 상기 제2펄스신호와 상기 반전 보정된 클럭신호를 입력하여 상기 보정된 클럭신호를 발생하는 보정된 클럭신호 발생단계를 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 참고로 하면 듀티 사이클 보정회로 및 방법을 설명하면 다음과 같다.

도2는 본 발명의 듀티 사이클 보정회로의 실시예의 구성을 나타내는 블록도 로서, 도1에 나타낸 듀티 사이클 보정회로의 듀티 사이클 보정기(10)를 듀티 사이클 보정기(10')로 대체하고, 주파수 검출기(16)를 추가하여 구성되어 있다.

도2의 블록들중 도1에 나타낸 블록들과 동일한 번호를 가진 블록들의 기능은 도1의 기능과 동일하므로 설명을 생략하기로 하고, 여기에서는 대체 및 추가되는 블록들의 기능에 대해서만 설명하기로 한다.

듀티 사이클 보정기(10')는 제어신호들(F1 ~ n)에 응답하여 이득이 조절되고 제1 및 제2듀티 검출신호들(C, CB)의 전압 차에 응답하여 클럭신호쌍(OUT, OUTB)의 듀티 사이클을 보정한다. 주파수 검출기(16)는 입력 클럭신호(ICLK)의 주파수를 검출하여 제어신호들(F1 ~ n)을 발생한다. 즉, 주파수 검출기(16)는 입력 클럭신호(ICLK)의 주파수가 높으면 듀티 사이클 보정기(10')의 이득을 줄이기 위한 제어신호들(F1 ~ n)을 발생하고, 주파수가 낮으면 듀티 사이클 보정기(10')의 이득을 증가하기 위한 제어신호들(F1 ~ n)을 발생한다.

따라서, 본 발명의 듀티 사이클 보정회로는 입력 클럭신호(ICLK)의 주파수가 높으면 듀티 사이클 보정기(10')의 이득을 감소하고, 입력 클럭신호(ICLK)의 주파수가 낮으면 듀티 사이클 보정기(10')의 이득을 증가한다.

도3은 본 발명의 듀티 사이클 보정기의 가변 이득을 나타내는 그래프로서, 가로축은 제1 및 제2듀티 검출신호들의 전압 차로서 전압(V)을, 세로축은 듀티 사이클 보정 범위로서 시간(T)을 나타낸다.

도3에서, 제1 및 제2듀티 검출신호들(C, CB)의 전압 차(C - CB(V))가 전압(-Vd)으로부터 전압(Vd)로 변화하는 경우에, 듀티 사이클 보정기(10')의 이득이 증가 하여 그래프(A3)의 이득을 가지게 되면 듀티 사이클 보정 범위는 시간(-t1)으로부터 시간(t1)까지 변화하게 되며, 이득이 감소하여 그래프(A2)의 이득을 가지게 되면 듀티 사이클 보정 범위는 시간(-t2)에서 시간(t2)까지 변화하게 되고, 그래프(A1)의 이득을 가지게 되면 듀티 사이클 보정 범위는 시간(-t3)에서 시간(t3)까지 변화하게 된다.

결과적으로, 제1 및 제2듀티 검출신호들(C, CB)의 전압 차가 전압(△V)만큼 변화하는 경우에, 그래프(A3)의 이득을 가지게 되면 듀티 사이클 보정 범위가 △t1이 되고, 그래프(A2)의 이득을 가지게 되면 듀티 사이클 보정 범위가 △t2가 되고, 그래프(A3)의 이득을 가지게 되면 듀티 사이클 보정 범위가 △t3가 된다. 즉, 이득이 증가할수록 듀티 사이클 보정 범위가 넓어지게 되고, 이득이 감소할수록 듀티 사이클 보정 범위가 감소하게 된다.

도4는 본 발명의 듀티 사이클 보정회로의 듀티 사이클 보정기의 일실시예의 회로도로서, 주 차동 증폭기(DA1)와 부 차동 증폭기(DA2)로 구성되어 있다. 주 차동 증폭기(DA1)는 저항들(R1, R2), 및 NMOS트랜지스터들(N1, N2, N3)로 구성되고, 부 차동 증폭기(DA2)는 NMOS트랜지스터들(N4, N5, N6, N7-1 ~ N7-n)로 구성되어 있다.

도4에 나타낸 듀티 사이클 보정기의 동작을 설명하면 다음과 같다.

주 차동 증폭기(DA1)는 바이어스 전압(Vb)이 인가되면 입력 클럭신호쌍(ICLK, ICLKB)의 전압 차를 증폭하고, 부 차동 증폭기(DA2)는 제어신호들(F1 ~ n)에 응답하여 이득이 제어되고 제1 및 제2듀티 검출신호들(C, CB)의 전압 차를 증폭하여 주 및 부 차동 증폭기들(DA1, DA2)은 보정된 클럭신호쌍(OUT, OUTB)을 발생한다.

동일한 전압 차를 가진 제1 및 제2듀티 검출신호들(C, CB)이 입력되는 경우에 제어신호들(F1 ~ n)의 변화에 따른 부 차동 증폭기의 동작을 설명하면 다음과 같다.

제어신호들(F1 ~ n)이 모두 "하이"레벨이면 NMOS트랜지스터들(N7-1 ~ N7-n)이 모두 온되어 부 차동 증폭기(DA2)의 구동 전류를 최대로 증가시키게 되고, 이에 따라 부 차동 증폭기(DA2)의 이득이 최대가 된다. 그러면, 부 차동 증폭기(DA2)는 제1 및 제2듀티 검출신호들(C, CB)의 전압 차에 따른 듀티 사이클 보정 범위가 최대가 된다.

반면에, 제어신호들(F1 ~ n)중의 하나의 제어신호가 "하이"레벨이면 NMOS트랜지스터들(N7-1 ~ N7-n)중의 하나의 NMOS트랜지스터(N7-1 ~ N7-n)이 온되어 부 차동 증폭기(DA2)의 구동 전류를 최소로 감소시키게 된다. 이에 따라 부 차동 증폭기(DA2)의 이득이 최소가 된다. 그러면, 부 차동 증폭기(DA2)는 제1 및 제2듀티 검출신호들(C, CB)의 전압 차에 따른 듀티 사이클 보정 범위가 최소가 된다.

결과적으로, 부 차동 증폭기(DA2)의 이득이 변화됨으로 인해서 듀티 사이클 보정기(10')의 이득이 변화되고, 듀티 사이클 보정기(10')의 이득이 증가되면 듀티 사이클 보정범위가 증가하게 되고, 이득이 감소되면 듀티 사이클 보정범위가 감소하게 된다.

따라서, 본 발명의 듀티 사이클 보정기(10')의 이득이 조절되어 도3의 그래 프에 나타낸 바와 같은 특성을 가지게 된다.

도5는 본 발명의 듀티 사이클 보정회로의 듀티 사이클 보정기의 다른 실시예의 회로도로서, 펄스 발생기들(40-1, 40-2) 및 래치(42)로 구성되어 있다. 펄스 발생기(40-1)는 인버터들(I1 ~ I5), NAND게이트(NA1), 및 제1지연시간 조절회로(44-1)로 구성되고, 펄스 발생기(40-2)는 인버터들(I6 ~ I10), NAND게이트(NA2), 및 제2지연 시간 조절회로(44-2)로 구성되어 있다. 제1지연시간 조절회로(44-1)는 NMOS트랜지스터들(N8, N9-1 ~ N9-n)로 구성되고, 제2지연시간 조절회로(44-2)는 NMOS트랜지스터들(N10, N11-1 ~ N11-n)로 구성되어 있다. 래치(42)는 NAND게이트들(NA3, NA4)로 구성되어 있다.

도5에 나타낸 듀티 사이클 보정기의 동작을 설명하면 다음과 같다.

펄스 발생기(40-1)는 입력 클럭신호(ICLK)의 상승 엣지를 검출하여 인버터들(I3, I4, I5)의 지연시간만큼의 펄스폭을 가진 펄스 신호(b)를 발생하고, 펄스 발생기(40-2)는 반전 입력 클럭신호(ICLKB)의 상승 엣지를 검출하여 인버터들(I8, I9, I10)의 지연시간만큼의 펄스폭을 가진 펄스 신호(c)를 발생한다. 그리고, 펄스 발생기(40-1)는 제1듀티 검출신호(C) 및 제어신호들(F1 ~ Fn)에 응답하여 펄스 신호(b)의 발생 시점을 제어하고, 펄스 발생기(40-2)는 제2듀티 제어신호(CB) 및 제어신호들(F1 ~ Fn)에 응답하여 펄스 신호(c)의 발생 시점을 제어한다. 래치(42)는 펄스 신호(b)와 보정된 클럭신호(OUT)가 모두 "하이"레벨인 경우에 보정된 클럭신호(OUTB)를 "로우"레벨로 천이하고, 펄스 신호(c)와 보정된 클럭신호(OUTB)가 모두 "하이"레벨인 경우에 보정된 클럭신호(OUTB)를 "로우"레벨 로 천이함에 의해서 듀티 사이클을 보정한다.

동일한 전압 차를 가진 제1 및 제2듀티 검출신호들(C, CB)이 입력되는 경우에 제어신호들(F1 ~ n)의 변화에 따른 펄스 발생기들(40-1, 40-2)의 동작을 설명하면 다음과 같다.

제어신호들(F1 ~ n)이 모두 "하이"레벨이면 NMOS트랜지스터들(N9-1 ~ N9-n, N11-1 ~ N11-n)이 모두 온되어 지연회로들(44-1, 44-2)의 지연시간이 최대로 되고, 이에 따라 펄스 발생기들(40-1, 40-2)로부터 발생되는 펄스 신호들(b, c)의 발생 시점이 최대로 지연된다. 그러면, 제1 및 제2듀티 검출신호들(C, CB)의 전압 차에 따른 듀티 사이클 보정 범위가 최대가 된다.

반면에, 제어신호들(F1 ~ n)중의 하나의 제어신호가 "하이"레벨이면 NMOS트랜지스터들(N9-1 ~ N9-n) 및 NMOS트랜지스터들(N11-1 ~ N11-n) 각각의 하나의 NMOS트랜지스터가 온되어 지연회로들(44-1, 44-2)의 지연시간이 최소로 되고, 이에 따라 펄스 발생기들(40-1, 40-2)로부터 발생되는 펄스 신호들(b, c)의 발생 시점이 최소로 지연된다. 그러면, 제1 및 제2듀티 검출신호들(C, CB)의 전압 차에 따른 듀티 사이클 보정 범위가 최소가 된다.

결과적으로, 본 발명의 듀티 사이클 보정기는 제어신호들(F1 ~ n)에 응답하여 지연시간(즉, 이득)이 가변되어 듀티 사이클 보정 범위가 제어된다.

도6은 본 발명의 듀티 사이클 보정회로의 주파수 검출기의 실시예의 구성을 나타내는 것으로, 고주파수 클럭신호 검출회로(50-1), 중간 주파수 클럭신호 검출회로(50-2), 저주파수 클럭신호 검출회로(50-3), 및 제어신호 발생회로(52)로 구성 되어 있다. 고주파수 클럭신호 검출회로(50-1)는 제1지연 및 펄스 발생기(PG1), 인버터(I20), AND게이트(AND1), 및 래치(L1)로 구성되고, 중간 주파수 클럭신호 검출회로(50-2)는 제2지연 및 펄스 발생기(PG2), 인버터(I21) AND게이트(AND2), 및 래치(L2)로 구성되고, 저주파수 클럭신호 검출회로(50-3)는 제3지연 및 펄스 발생기(PG3), 인버터(I22), AND게이트(AND3), 및 래치(L3)로 구성되어 있다.

도6에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.

제1지연 및 펄스 발생기(PG1)와 인버터(I20)는 입력 클럭신호(ICLK)를 제1지연시간(td1)만큼 지연하고, 입력 클럭신호(ICLK)의 엣지를 검출하여 소정의 펄스폭을 가진 펄스 신호를 발생하고, 이 펄스 신호를 반전하여 제1펄스신호(d1)를 발생한다. 제2지연 및 펄스 발생기(PG2)와 인버터(I21)은 입력 클럭신호(ICLK)를 제2지연시간(td2)만큼 지연하고, 입력 클럭신호(ICLK)의 엣지를 검출하여 소정의 펄스폭을 가진 펄스 신호를 발생하고, 이 펄스 신호를 반전하여 제2펄스신호(d2)를 발생한다. 제3지연 및 펄스 발생기(PG3)와 인버터(I22)는 입력 클럭신호(ICLK)를 제3지연시간(td3)만큼 지연하고, 입력 클럭신호(ICLK)의 엣지를 검출하여 소정의 펄스폭을 가진 펄스 신호를 발생하고, 이 펄스 신호를 반전하여 제3펄스신호(d3)를 발생한다. 이때, 제1, 2, 3지연시간들(td1, td2, td3)을 적절하게 설정하여야 한다. AND게이트(AND1)는 입력 클럭신호(ICLK)와 제1펄스신호(d1)를 논리곱하여 제1검출신호(f1)를 발생하고, AND게이트(AND2)는 입력 클럭신호(ICLK)와 제2신호(d2)를 논리곱하여 제2검출신호(f2)를 발생하고, AND게이트(AND3)는 입력 클럭신호(ICLK)와 제3펄스신호(d3)를 논리곱하여 제3검출신호(f3)를 발생한다. 래치(L1)는 "하이"레 벨의 제1검출신호(f1)에 응답하여 "하이"레벨의 고주파수 검출신호(s1)를 발생한다. 래치(L2)는 "하이"레벨의 제2검출신호(f2)에 응답하여 "하이"레벨의 중간 주파수 검출신호(s2)를 발생한다. 래치(L3)는 "하이"레벨의 제3검출신호(f3)에 응답하여 "하이"레벨의 저주파수 검출신호(s3)를 발생한다. 제어신호 발생회로(52)는 검출신호들(s1 ~ s3)에 응답하여 제어신호들(F1 ~ F3)을 발생한다.

결과적으로, 도6에 나타낸 주파수 검출기는 고주파수의 입력 클럭신호(ICLK)가 입력되면, "하이"레벨의 고주파수 검출신호(s1)를 발생하고, 중간 주파수의 입력 클럭신호(ICLK)가 입력되면, "하이"레벨의 중간 주파수 검출신호(s2)를 발생하고, 저주파수의 입력 클럭신호(ICLK)가 입력되면, "하이"레벨의 저주파수 검출신호(s3)를 발생한다. 그리고, 제어신호 발생회로(52)는 신호들(s1, s2, s3)을 입력하여 듀티 사이클 보정기(10)의 이득을 제어하기 위한 제어신호들(F1 ~ 3)을 발생한다.

도7은 도6에 나타낸 제어신호 발생회로의 실시예의 구성을 나타내는 회로도로서, 신호 확인부(60), 및 신호 검출부(62)로 구성되어 있다. 신호 확인부(60)는 인버터들(I11 ~ I15), 및 NOR게이트들(NOR1 ~ NOR3)로 구성되고, 신호 검출부(62)는 인버터들(I16 ~ I19), 및 NAND게이트들(NA5 ~ NA8)로 구성되어 있다.

도7에 나타낸 회로의 기능을 설명하면 다음과 같다.

인버터들(I11, I12, I13) 및 NOR게이트(NOR1)는 중간 주파수 검출신호(s2)가 "하이"레벨인 경우에 고주파수 검출신호(s1)가 "로우"레벨인지를 검출하여 "하이"레벨의 중간 주파수 확인 신호(c1)를 발생한다. NOR게이트들(NOR2, NOR3), 및 인버 터들(I14, I15)은 저주파수 검출신호(s3)가 "하이"레벨인 경우에 고주파수 및 중간 주파수 검출신호들(s1, s2)이 "로우"레벨인지를 검출하여 "하이"레벨의 저주파수 확인 신호(c2)를 발생한다.

즉, 신호 확인부(60)는 고주파수 검출신호(s1)가 "하이"레벨이면, "로우"레벨의 중간 및 저주파수 확인 신호들(c1, c2)을 발생하고, 중간 주파수 검출신호(s2)가 "하이"레벨이면, "하이"레벨의 중간 주파수 확인 신호(c1), 및 "로우"레벨의 저주파수 확인 신호(c2)를 발생하고, 저주파수 검출신호(s3)가 "하이"레벨이면, "로우"레벨의 중간 주파수 확인 신호(c1), 및 "하이"레벨의 저주파수 확인 신호(c2)를 발생한다.

인버터(I16) 및 NAND게이트들(NA5, NA6)은 "하이"레벨의 고주파수 검출신호(s1)에 응답하거나, "로우"레벨의 고주파수 검출신호(s1) 및 "하이"레벨의 제어신호(F2)에 응답하여 "하이"레벨의 제어신호(F1)를 발생한다. 인버터(I17) 및 NAND게이트들(NA7, NA8)은 "하이"레벨의 중간 주파수 확인 신호(c1) 에 응답하거나, "로우"레벨의 중간 주파수 확인 신호(c1) 및 "하이"레벨의 제어신호(F3)에 응답하여 "하이"레벨의 제어신호(F2)를 발생한다. 인버터들(I18, I19)은 "하이"레벨의 저주파수 확인 신호(c2)에 응답하여 "하이"레벨의 제어신호(F3)를 발생한다.

즉, 신호 천이부(62)는 "하이"레벨의 고주파수 검출신호(s1) 및 "로우"레벨의 중간 및 저주파수 확인 신호들(c1, c2)에 응답하여 "하이"레벨의 제어신호(F1) 및 "로우"레벨의 제어신호들(F2, F3)을 발생하고, "로우"레벨의 고주파수 검출신호(s1)와 저주파수 확인 신호(c2) 및 "하이"레벨의 중간 주파수 확인 신호(c1)에 응답하여 "하이"레벨의 제어신호들(F1, F2), 및 "로우"레벨의 제어신호(F3)를 발생한다. 그리고, "로우"레벨의 고주파수 검출신호(s1)와 중간 주파수 확인 신호(c1) 및 "하이"레벨의 저주파수 확인 신호(c2)에 응답하여 "하이"레벨의 제어신호들(F1 ~ F3)을 발생한다.

결과적으로, 도7에 나타낸 제어신호 발생회로는 "하이"레벨의 고주파수 검출신호(s1)가 입력되면 "하이"레벨, "로우"레벨, "로우"레벨의 제어신호들(F1 ~ F3)을 발생하고, "하이"레벨 중간 주파수 검출신호(s2)가 입력되면, "하이"레벨, "하이"레벨, "로우"레벨의 제어신호들(F1 ~ F3)을 발생한다. 그리고, "하이"레벨의 저주파수 검출신호(s3)가 입력되면, 모두 "하이"레벨인 제어신호들(F1 ~ F3)을 발생한다.

결과적으로, 제어신호 발생회로는 해당 신호에 응답하여 "하이"레벨의 제어신호들의 수를 가변한다.

상술한 실시예의 제어신호 발생회로는 해당 신호가 "하이"레벨로 천이되면 해당 제어신호 및 상위(또는, 하위) 제어신호를 "하이"레벨로 동시에 천이하도록 구성되어 있다.

도8a 내지 8c는 도6 및 도7에 나타낸 구성의 동작을 설명하기 위한 실시예의 동작 타이밍도로서, 도8a는 고주파수의 입력 클럭신호(ICLK)가 인가되는 경우, 도8b는 중간 주파수의 입력 클럭신호(ICLK), 도8c는 저주파수의 입력 클럭신호(ICLK)가 인가되는 경우의 동작을 설명하기 위한 것이다.

도8a 내지 도8c의 타이밍도에 나타낸 바와 같이, 펄스 발생기들(PG1, PG2, PG3)은 입력 클럭신호(ICLK)의 하강 엣지를 검출하여 지연시간들(td1, td2, td3) 만큼 지연되고 시간(td)의 펄스폭을 가진 펄스신호들(d1 ~ d3)을 발생한다.

도8a에 나타낸 바와 같은 고주파수의 입력 클럭신호(ICLK)가 인가되면 "하이"레벨의 펄스신호(d1)와 입력 클럭신호(ICLK)에 응답하여 제1검출신호(f1)가 발생된다. 이때, 제2 및 제3검출신호들(f2, f3)은 "로우"레벨을 유지한다. 래치(L1)는 "하이"레벨의 제1검출신호(f1)를 래치한 후 "하이"레벨의 고주파수 검출신호(s1)를 발생하고 "하이"레벨의 고주파수 검출신호(s1)를 계속적으로 유지한다. 이때, 제2 및 제3검출신호들(f2, f3)은 "로우"레벨로 유지된다. 제어신호(F1)는 "하이"레벨의 고주파수 검출신호(s1)에 응답하여 "하이"레벨로 천이되고, 제어신호들(F2, F3)은 "로우"레벨로 유지된다.

그리고, 도8b에 나타낸 바와 같은 중간 주파수의 입력 클럭신호(ICLK)가 인가되면 "하이"레벨의 펄스신호(d2)와 입력 클럭신호(ICLK)에 응답하여 제2검출신호(f2)가 발생된다. 중간 주파수 검출신호(s2)는 제2검출신호(f2)에 응답하여 "하이"레벨로 천이되고, 제어신호들(F1, F2)은 "하이"레벨의 중간 주파수 검출신호(s2)에 응답하여 "하이"레벨로 천이되고, 제어신호(F3)는 "로우"레벨로 유지된다.

마지막으로, 도8c에 나타낸 바와 같은 저주파수의 입력 클럭신호(ICLK)가 인가되면 "하이"레벨의 펄스신호(d3)와 입력 클럭신호(ICLK)에 응답하여 제3검출신호(f3)가 발생된다. 저주파수 검출신호(s3)는 제3검출신호(f3)에 응답하여 "하이"레벨로 천이되고, 제어신호들(F1 ~ F3)은 "하이"레벨의 저주파수 검출신 호(s3)에 응답하여 "하이"레벨로 천이된다.

상술한 실시예의 듀티 사이클 보정회로의 주파수 검출기는 3개 종류의 서로 다른 주파수의 클럭신호를 검출하여, 3개의 제어신호들을 발생하는 구성을 나타내었으나, 상술한 실시예의 구성을 이용하여 n개의 서로 다른 주파수의 클럭신호를 검출하여 n개의 제어신호들을 발생하도록 구성할 수도 있다.

본 발명의 듀티 사이클 보정회로는 고주파수의 클럭신호가 입력되는 경우에는 이득을 감소시켜 듀티 사이클 보정 범위를 감소하고 노이즈에 안정적으로 동작하도록 하고, 저주파수의 클럭신호가 입력되는 경우에는 이득을 증가시켜 듀티 사이클 보정 범위를 증가하여 듀티 사이클을 안정적으로 보정할 수 있게 한다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 듀티 사이클 보정회로 및 방법은 클럭신호의 주파수에 따라 이득이 가변되어 듀티 사이클을 보정함으로써 넓은 범위의 주파수의 클럭신호에 대하여 듀티 사이클을 안정적으로 보정할 수 있다.

Claims

입력 클럭신호의 주파수를 검출하여 상기 입력 클럭신호의 주파수에 해당하는 해당 주파수 검출신호를 발생하고, 상기 해당 주파수 검출신호에 응답하여 제어신호를 발생하는 주파수 검출수단;

출력 클럭신호의 듀티 사이클을 검출하여 제1 및 제2듀티 검출신호들을 발생하는 듀티 사이클 검출수단; 및

상기 입력 클럭신호와 반전 입력 클럭신호의 전압 차를 증폭하고, 상기 제어신호에 응답하여 이득이 조절되어 상기 제1 및 제2듀티 검출신호들의 전압 차를 증폭하여 보정된 클럭신호를 발생하는 듀티 사이클 보정수단을 구비하며,

상기 보정된 클럭신호를 이용하여 상기 출력 클럭신호를 발생하는 것을 특징으로 하는 듀티 사이클 보정회로.
삭제
제1항에 있어서, 상기 주파수 검출수단은

상기 입력 클럭신호의 주파수를 검출하여 상기 입력 클럭신호의 주파수에 해당하는 해당 검출신호를 발생하는 펄스 발생부;

상기 펄스 발생부로부터 출력되는 검출신호를 래치하여 해당 주파수 검출신호를 발생하는 래치부; 및

상기 래치부로부터 출력되는 해당 주파수 검출신호에 응답하여 소정 비트의 데이터로 이루어진 상기 제어신호를 발생하는 제어신호 발생부를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
제3항에 있어서, 상기 펄스 발생부는

상기 입력 클럭신호를 해당 지연시간만큼 지연하고, 상기 입력 클럭신호의 엣지를 검출하여 해당 펄스신호를 발생하는 펄스 발생회로; 및

상기 입력 클럭신호와 상기 해당 펄스신호들을 각각 조합하여 상기 해당 검출신호를 발생하는 게이트 회로를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
제3항에 있어서, 상기 제어신호 발생부는

상기 래치부로부터 출력되는 해당 주파수 검출신호에 응답하여 "하이"레벨의 상기 제어신호들의 비트 수를 제어하는 것을 특징으로 하는 듀티 사이클 보정회로.
제5항에 있어서, 상기 제어신호 발생부는

상기 해당 주파수 검출신호가 상태를 천이하면 상기 해당 주파수 검출신호의 상위(또는, 하위)의 주파수 검출신호들의 상태를 모두 천이하여 상기 제어신호를 발생하는 것을 특징으로 하는 듀티 사이클 보정회로.
제6항에 있어서, 상기 제어신호 발생부는

상기 해당 주파수 검출신호가 "하이"레벨이고, 상기 해당 주파수 검출신호의 상위(또는, 하위)의 주파수 검출신호들이 모두 "로우"레벨이면 해당 주파수 검출신 호를 "하이"레벨로 유지하여 해당 주파수 확인 신호를 발생하는 신호 확인부; 및

상기 신호 확인부로부터 출력되는 상기 해당 주파수 확인 신호가 "하이"레벨로 상태를 천이하면 상기 해당 주파수 확인 신호의 상위(또는, 하위)의 해당 주파수 확인 신호들을 모두 "하이"레벨로 상태를 천이하여 상기 제어신호를 발생하는 신호 검출부를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
제1항에 있어서, 상기 듀티 사이클 보정수단은

상기 제어신호에 응답하여 상기 입력 클럭신호의 주파수가 증가할수록 상기 이득을 감소하는 것을 특징으로 하는 듀티 사이클 보정회로.
제8항에 있어서, 상기 듀티 사이클 보정수단은

상기 입력 클럭신호 및 반전 입력 클럭신호의 전압 차를 증폭하는 주 증폭부및

상기 제어신호에 응답하여 이득이 조절되고, 상기 제1 및 제2듀티 검출신호들의 전압 차를 증폭하는 부 증폭부 구비하고,

상기 주 및 부 증폭부 공통 출력신호를 상기 보정된 클럭신호로 발생하는 것을 특징으로 하는 듀티 사이클 보정회로.
입력 클럭신호의 주파수를 검출하여 상기 입력 클럭신호의 주파수에 해당하는 해당 주파수 검출신호를 발생하고, 상기 해당 주파수 검출신호에 응답하여 제어신호를 발생하는 주파수 검출수단;

출력 클럭신호의 듀티 사이클을 검출하여 제1 및 제2듀티 검출신호들을 발생하는 듀티 사이클 검출수단; 및

상기 제어신호 및 상기 제1듀티 검출신호에 응답하여 지연시간이 조절되고 상기 입력 클럭신호의 엣지를 검출하여 제1펄스신호를 발생하고, 상기 제어신호 및 상기 제2듀티 검출신호에 응답하여 지연시간이 조절되고 반전 입력 클럭신호의 엣지를 검출하여 제2펄스신호를 발생하고, 상기 제1 및 제2펄스신호를 래치하여 보정된 클럭신호를 발생하는 듀티 사이클 보정수단을 구비하고,

상기 보정된 클럭신호를 이용하여 상기 출력 클럭신호를 발생하는 것을 특징으로 하는 듀티 사이클 보정회로.
제10항에 있어서, 상기 주파수 검출수단은

상기 입력 클럭신호의 주파수를 검출하여 상기 입력 클럭신호의 주파수에 해당하는 해당 검출신호를 발생하는 펄스 발생부;

상기 펄스 발생부로부터 출력되는 검출신호를 래치하여 해당 주파수 검출신호를 발생하는 래치부; 및

상기 래치부로부터 출력되는 해당 주파수 검출신호에 응답하여 소정 비트의 데이터로 이루어진 상기 제어신호를 발생하는 제어신호 발생부를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
제11항에 있어서, 상기 펄스 발생부는

상기 입력 클럭신호를 해당 지연시간만큼 지연하고, 상기 입력 클럭신호의 엣지를 검출하여 해당 펄스신호를 발생하는 펄스 발생회로; 및

상기 입력 클럭신호와 상기 해당 펄스신호들을 각각 조합하여 상기 해당 검출신호를 발생하는 게이트 회로를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
제11항에 있어서, 상기 제어신호 발생부는

상기 래치부로부터 출력되는 해당 주파수 검출신호에 응답하여 "하이"레벨의 상기 제어신호들의 비트 수를 제어하는 것을 특징으로 하는 듀티 사이클 보정회로.
제13항에 있어서, 상기 제어신호 발생부는

상기 해당 주파수 검출신호가 상태를 천이하면 상기 해당 주파수 검출신호의 상위(또는, 하위)의 주파수 검출신호들의 상태를 모두 천이하여 상기 제어신호를 발생하는 것을 특징으로 하는 듀티 사이클 보정회로.
제14항에 있어서, 상기 제어신호 발생부는

상기 해당 주파수 검출신호가 "하이"레벨이고, 상기 해당 주파수 검출신호의 상위(또는, 하위)의 주파수 검출신호들이 모두 "로우"레벨이면 해당 주파수 검출신호를 "하이"레벨로 유지하여 해당 주파수 확인 신호를 발생하는 신호 확인부; 및

상기 신호 확인부로부터 출력되는 상기 해당 주파수 확인 신호가 "하이"레벨로 상태를 천이하면 상기 해당 주파수 확인 신호의 상위(또는, 하위)의 해당 주파수 확인 신호들을 모두 "하이"레벨로 상태를 천이하여 상기 제어신호를 발생하는 신호 검출부를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
제10항에 있어서, 상기 듀티 사이클 보정수단은

상기 제어신호 및 상기 제1듀티 검출신호에 응답하여 지연시간이 조절되고, 상기 입력 클럭신호의 엣지를 검출하여 제1펄스신호를 발생하는 제1펄스신호 발생부;

상기 제어신호 및 상기 제2듀티 검출신호에 응답하여 지연시간이 조절되고, 상기 입력 클럭신호의 엣지를 검출하여 제2펄스신호를 발생하는 제2펄스신호 발생부; 및

상기 제1펄스신호와 상기 보정된 클럭신호를 조합하여 반전 보정된 클럭신호를 발생하고, 상기 제2펄스신호와 상기 반전 보정된 클럭신호를 조합하여 상기 보정된 클럭신호를 발생하는 래치부를 구비하는 것을 특징으로 하는 듀티 사이클 보정회로.
입력 클럭신호의 주파수를 검출하여 상기 입력 클럭신호의 주파수에 해당하는 해당 주파수 검출신호를 발생하고, 상기 해당 주파수 검출신호에 응답하여 제어신호를 발생하는 주파수 검출단계;

출력 클럭신호의 듀티 사이클을 검출하여 제1 및 제2듀티 검출신호들을 발생하는 듀티 사이클 검출단계; 및

상기 입력 클럭신호와 반전 입력 클럭신호의 전압 차를 증폭하고, 상기 제어신호에 응답하여 이득이 조절되고 상기 제1 및 제2듀티 검출신호들의 전압 차를 증폭하여 보정된 클럭신호를 발생하는 듀티 사이클 보정단계를 구비하며,

상기 보정된 클럭신호를 이용하여 상기 출력 클럭신호를 발생하는 것을 특징으로 하는 듀티 사이클 보정방법.
제17항에 있어서, 상기 주파수 검출단계는

상기 입력 클럭신호의 주파수를 검출하여 상기 입력 클럭신호의 주파수에 해당하는 검출신호를 발생하는 펄스 발생단계;

상기 검출신호를 래치하여 해당 주파수 검출신호를 발생하는 래치단계; 및

상기 해당 주파수 검출신호에 응답하여 제어신호를 발생하는 제어신호 발생단계를 구비하는 것을 특징으로 하는 듀티 사이클 보정방법.
제18항에 있어서, 상기 펄스 발생단계는

상기 입력 클럭신호를 해당 지연시간만큼 지연하고, 상기 입력 클럭신호의 엣지를 검출하여 해당 펄스신호를 발생하는 펄스 발생단계; 및

상기 입력 클럭신호와 상기 해당 펄스신호들을 각각 조합하여 상기 해당 검출신호를 발생하는 검출신호 발생단계를 구비하는 것을 특징으로 하는 듀티 사이클 보정방법.
제18항에 있어서, 상기 제어신호 발생단계는

상기 해당 주파수 검출신호가 상태를 천이하면 상기 해당 주파수 검출신호의 상위(또는, 하위)의 주파수 검출신호들의 상태를 모두 천이하여 상기 제어신호를 발생하는 것을 특징으로 하는 듀티 사이클 보정방법.
제20항에 있어서, 상기 제어신호 발생단계는

상기 해당 주파수 검출신호가 "하이"레벨이고, 상기 해당 주파수 검출신호의 상위(또는, 하위)의 주파수 검출신호들이 모두 "로우"레벨이면 해당 주파수 검출신호를 "하이"레벨로 유지하여 해당 주파수 확인 신호를 발생하는 신호 확인단계; 및

상기 해당 주파수 확인 신호가 "하이"레벨로 상태를 천이하면 상기 해당 주파수 확인 신호의 상위(또는, 하위)의 해당 주파수 확인 신호들을 모두 "하이"레벨로 상태를 천이하여 상기 제어신호를 발생하는 신호 검출단계를 구비하는 것을 특징으로 하는 듀티 사이클 보정방법.
제17항에 있어서, 상기 듀티 사이클 보정단계는

상기 입력 클럭신호 및 반전 입력 클럭신호의 전압 차를 증폭하는 주 증폭단계; 및

상기 제어신호에 응답하여 이득이 조절되고, 상기 제1 및 제2듀티 검출신호들의 전압 차를 증폭하는 부 증폭단계를 구비하고,

상기 주 증폭단계 및 부 증폭단계의 공통 출력신호를 상기 보정된 클럭신호로 발생하는 것을 특징으로 하는 듀티 사이클 보정방법.
입력 클럭신호의 주파수를 검출하여 상기 입력 클럭신호의 주파수에 해당하는 해당 주파수 검출신호를 발생하고, 상기 해당 주파수 검출신호에 응답하여 제어신호를 발생하는 주파수 검출단계;

출력 클럭신호의 듀티 사이클을 검출하여 제1 및 제2듀티 검출신호들을 발생하는 듀티 사이클 검출단계; 및

상기 제어신호 및 상기 제1듀티 검출신호에 응답하여 지연시간이 조절되고 상기 입력 클럭신호의 엣지를 검출하여 제1펄스신호를 발생하고, 상기 제어신호 및 상기 제2듀티 검출신호에 응답하여 지연시간이 조절되고 반전 입력 클럭신호의 엣지를 검출하여 제2펄스신호를 발생하고, 상기 제1 및 제2펄스신호를 래치하여 보정된 클럭신호를 발생하는 듀티 사이클 보정단계를 구비하며,

상기 보정된 클럭신호를 이용하여 상기 출력 클럭신호를 발생하는 것을 특징으로 하는 듀티 사이클 보정방법.
제23항에 있어서, 상기 듀티 사이클 보정단계는

상기 제어신호 및 상기 제1듀티 검출신호에 응답하여 지연시간이 조절되고, 상기 입력 클럭신호의 엣지를 검출하여 제1펄스신호를 발생하는 제1펄스신호 발생단계;

상기 제어신호 및 상기 제2듀티 검출신호에 응답하여 지연시간이 조절되고, 상기 입력 클럭신호의 엣지를 검출하여 제2펄스신호를 발생하는 제2펄스신호 발생단계; 및

상기 제1펄스신호와 상기 보정된 클럭신호를 입력하여 반전 보정된 클럭신호를 발생하고, 상기 제2펄스신호와 상기 반전 보정된 클럭신호를 입력하여 상기 보정된 클럭신호를 발생하는 보정된 클럭신호 발생단계를 구비하는 것을 특징으로 하는 듀티 사이클 보정방법.