KR100817081B1 - 동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프 - Google Patents

동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프 Download PDF

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손영수
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Abstract

동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프가 개시된다. 본 발명에 따른 동기 실패 방지 장치는 지연된 내부 클럭 신호를 입력받고, 지연 신호의 신호 레벨을 샘플링 하여 동기 실패 신호를 출력하는 동기 실패 감지부, 및 동기 실패 신호에 응답하여, 외부 클럭 신호의 듀티 사이클을 보정하여 상기 내부 클럭 신호로써 출력하는 듀티 사이클 보정부를 구비한다. 동기 실패 신호는 지연 클럭 신호의 동기 실패가 발생했는지 여부에 대한 정보를 가진 신호이다. 본 발명에 따른 동기 실패 방지 장치는 듀티 사이클의 왜곡으로 인하여 동기 실패가 발생하는 경우, 이를 감지하고 듀티 사이클을 보정하여 줌으로써 동기 실패를 방지할 수 있는 장점이 있다.

Description

동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프{Apparatus for preventing the lock failure and Delay Locked Loop thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 셀프 바이어스 지연 동기 루프 회로를 나타내는 도면이다.
도 2a는 도 1의 듀티 사이클 보정부를 나타내는 도면이다.
도 2b는 도 2a의 증폭부를 나타내는 도면이다.
도 3a는 도 1의 지연 동기 루프 회로에 있어서, 듀티 사이클이 정상인 신호의 지연 동작을 설명하기 위한 도면이다.
도 3b는 도 1의 지연 동기 루프 회로에 있어서, 듀티 사이클이 왜곡된 신호의 지연 동작을 설명하기 위한 도면이다.
도 3c는 시상수 값에 따른 전압의 충전시간을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 지연 동기 루프를 나타내는 도면이다.
도 5a는 도 4의 듀티 사이클 보정부를 나타내는 도면이다.
도 5b는 도 5a의 증폭부를 나타내는 도면이다.
도 6a는 지연량이 작은 경우, 본 발명에 따른 동기 실패 방지 장치의 동작을 설명하기 위한 도면이다.
도 6b는 듀티 사이클이 왜곡되어 지연량이 커지는 경우, 본 발명에 따른 동기 실패 방지 장치의 동작을 설명하기 위한 도면이다.
**도면의 주요부분에 대한 부호의 설명**
401: 위상 검출부(PD- Phase Detector)
405: 제1 전하 펌프(1'st Charge Pump)
410: 듀티 사이클 보정부(DCC- Duty Cycle Correction circuit)
420: 지연 라인(Delay Line)
430: 동기 실패 감지부(Lock Fail detector)
435: CMOS 컨버터부(CMOS Converter unit)
437: 샘플러(Sampler)
441: 디코더(Decoder)
501:증폭부(Amplifier)
505: 제2 전하 펌프(2'nd Charge Pump)
본 발명은 동기 실패 방지 장치 및 그에 따른 지연 동기 루프에 관한 것으로서, 특히 듀티 사이클의 왜곡으로 인하여 동기 실패가 발생하는 경우, 이를 감지하고 듀티 사이클을 정정하여 동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프에 관한 것이다.
도 1은 종래의 셀프 바이어스 지연 동기 루프를 나타내는 도면이다.
도 1을 참조하면, 종래의 셀프 바이어스 지연 동기 루프(Self bias DLL- Self bias Delay Locked Loop)는 위상 검출부(Phase Detector)(101), 전하 펌프(Charge Pump)(111), 듀티 사이클 보정부(Duty Cycle Correction circuit)(121), 및 지연 라인(Delay Line)(130)을 구비한다.
지연 동기 루프 회로(DLL-Delay Locked Loop)는 반도체 메모리 장치에 있어서, 입출력되는 내부 클럭 신호를 외부 클럭 신호에 동기화되도록 위상을 조절하는 회로이다. 지연 동기 루프(DLL)는 지연 라인을 이용하여 입출력 신호(내부 클럭 신호)를 외부 클럭 신호에 맞춰 지연시킴으로써, 입출력 신호의 라이징 에지(rising edge) 또는 폴링 에지(falling edge)를 외부 클럭 신호의 라이징 에지(rising edge) 또는 폴링 에지(falling edge)에 맞춰 조절하게 된다.
위상 검출부(101)는 듀티 사이클 보정부(121)를 통과한 신호인 내부 클럭 신호(P0)와 지연된 내부 클럭 신호(P180)의 위상을 비교한다. 그리고, 상기 P0 신호를 기준으로 하여 그 위상 차이(dif_phase)를 검출한다. 그리고, 검출된 위상 차이에 대한 정보를 전하 펌프(111)로 출력한다.
전하 펌프(111)는 위상 검출부(101)의 출력에 응답하여, 지연 셀들(131)의 지연 시간(delay time)을 조절하는 제어 전압(Vctrl)을 발생시킨다. 그리고, 지연 동기 루프 내부에 구비되는 트랜지스터들이 포화 모드(saturation mode)에서 동작할 수 있도록 하는 바이어스 신호(V_bias)를 발생시킨다. 제어 전압(Vctrl) 및 바이어스 신호(V_bias)는 듀티 사이클 보정부(121) 및 지연 라인(130)에 구비된 지연 셀들(131) 각각으로 전송된다.
듀티 사이클 보정부(121)는 입력받은 외부 클럭 신호들(CFM, CFMB)에 각각 존재하는 듀티 사이클 에러를 제거하고 보정한다. 그리고, 정상 듀티 사이클(듀티 비가 50%:50%인 신호)을 가지는 신호들을 내부 클럭 신호들(CLKi, CLKib)로서 출력한다. 여기서, CFMB 신호는 CFM 신호를 위상 반전시켜 생성된 신호이고, CLKib 신호는 CLKi 신호를 위상 반전시켜 생성된 신호이다. 여기서, 위상 반전 되지 않은 내부 클럭 신호(CLKi)를 P0 신호라 한다.
지연 라인(130)은 다수개의 지연 셀들(131)을 구비한다. 그리고, 제어신호(Vctrl)에 응답하여, 내부 클럭 신호(CLKi, CLKib)를 검출된 위상 차이(dif_phase) 만큼 지연시켜 지연된 내부 클럭 신호(CLKi_D, CLKib_D)로서 출력한다.
셀프 바이어스 지연 동기 루프(Self bias DLL)에 있어서, 지연 셀(131)은 가변적인 지연량을 가진다. 각 지연 셀(131)에서의 지연량은 전하 펌프에서 인가되는 제어 전압(Vctrl)에 의하여 조절된다. 지연 셀(131)은 제어 전압(Vctrl)에 응답하여, 지연 셀의 시상수(RC time constant)를 늘려가면서 지연량을 증가시키게 된다. 여기서, 지연 셀의 시상수(RC time constant)는 일정 값으로 초기화되어 있다. 그리고, 검출된 위상 차이(dif_phase)가 X 값을 갖으며, 따라서 X 만큼의 지연량이 필요하다면, 각각의 지연 셀은 일정 지연량 만큼씩 분담하여 입력된 신호를 지연시키게 된다. 즉, 지연 라인(130)에 구비되는 지연셀(131)이 총 4개라면, 1개의 지연 셀(131)은 X/4 만큼의 지연량을 가지고 입력된 신호를 지연시켜 출력하게 되는 것 이다.
또한, 셀프 바이어스 지연 동기 루프(Self bias DLL)는 소비전력의 최소화, 회로면적의 최소화 등을 위하여, 최소한의 지연 셀들만을 구비하게 된다. 일반적으로, 셀프 바이어스 지연 동기 루프(Self bias DLL)는 4개의 지연 셀을 구비한다.
도 2a는 도 1의 듀티 사이클 보정부를 나타내는 도면이다.
도 2a를 참조하면, 듀티 사이클 보정부(121)는 증폭부(210)와 전하 펌프(220)를 구비한다.
전하 펌프(220)는 듀티 보정되어 생성된 클럭 신호(CLKi, CLKib)에 응답하여, 듀티 제어 신호(S_dcc) 및 그의 반전 신호(S_dccb)의 전압 레벨을 조절하고 듀티 제어 신호(S_dcc) 및 그의 반전 신호(S_dccb)를 출력한다.
증폭부(210)는 듀티 제어 신호들(S_dcc, S_dccb)의 전압 크기에 따라 입력되는 외부 클럭 신호들(CFM, CFMb)의 듀티 사이클을 조절하여 듀티 보정된 클럭 신호인 내부 클럭 신호들(CLKi, CLKib)을 출력한다.
도 2b는 도 2a의 증폭부를 나타내는 도면이다.
도 2b를 참조하면, 도 2a의 도시된 증폭부(210)는 다수개의 모스 트랜지스터들을 구비하는 차동 증폭부로 이루어져 있다.
클럭 신호의 논리 하이 레벨 구간이 더 적은 경우, 반전 듀티 제어 신호(S_dccb)가 논리 하이로 인가되고, 제1 전류(i1)량이 증가하게 된다. 제1 바이어스 트랜지스터(Mb1)에 흐르는 전류량은 동일하므로, 제1 전류(i1)가 커지면, 제2 전류(i2)는 작아진다. 따라서, 제1 노드(N1)의 전압 레벨은 감소하게 되며, 제2 노 드(N2)의 전압 레벨은 증가하게 된다. 제2 노드(N2)의 전압 레벨이 증가하므로, 내부 클럭 신호(CLKi)의 논리 하이 레벨 구간이 증가하게 된다. 따라서, 내부 클럭 신호(CLKi)는 논리 하이 레벨 구간이 증가하게 되어 듀티 사이클이 50%:50%가 되도록 보정된다. 클럭 신호의 논리 로우 레벨 구간이 더 적은 경우는, 상술한 동작과 반대의 동작이 이뤄지면서 듀티 사이클이 보정될 것이다.
도 3a는 도 1의 지연 동기 루프 회로에 있어서, 듀티 사이클이 정상인 신호의 지연 동작을 설명하기 위한 도면이다.
여기서, P0 신호는 외부 클럭 신호(CFM)가 듀티 사이클 보정부(121)를 통과하여 발생한 신호(CLKi)이다. 그리고, P180 신호는 지연된 내부 클럭 신호들(CLKi_D, CLKib_D) 중 반전되지 않은 신호를 가리킨다. 즉, P180 신호는 P0 신호가 지연 라인(130)을 통과하면서 지연된 신호가 된다. 따라서, 이하의 도 3a 및 도 3b에서는 P0 신호와 지연된 내부 클럭 신호(P180)의 위상을 비교하여, 지연 셀들의 지연 동작을 검토한다.
도 3a를 참조하면, 듀티 사이클(duty cycle)이 정상인 경우, 지연된 내부 클럭 신호의 초기 값(P180(initial))은 내부 클럭 신호(P0)보다 (b-a) 만큼의 앞서(leading)있다. 따라서, P180(initial) 신호를 도시된 <x>만큼 지연 지연시키면, 외부 클럭 신호(P0)의 라이징 에지(rising edge)와 지연된 내부 클럭 신호(P180(after lock))의 폴링 에지(falling edge)는 e시점에서 일치하게 된다.
도 3b는 도 1의 지연 동기 루프 회로에 있어서, 듀티 사이클이 왜곡된 신호의 지연 동작을 설명하기 위한 도면이다.
도 3b를 참조하면, 지연된 내부 클럭 신호(P180) 및 내부 클럭 신호(P0)는 듀티 사이클이 50%:50%로 유지되지 못하고, 논리 하이 레벨 구간이 논리 로우 레벨 구간보다 작다.
P0 신호의 라이징 에지와 초기 값을 갖는 P180(initial) 신호의 폴링 에지와는 <x'> 만큼의 위상차가 존재한다. 듀티 사이클이 왜곡되어 지연량 <x'>는 도 3a의 지연량 <x>보다 더 큰 값을 갖는다. 지연 셀(131)에서 지연량을 늘려주기 위해서는 시상수(RC time constant)를 초기상태보다 늘려야 한다. 초기 시상수가 RC 였다면, 지연량을 늘리기 위해 2RC의 시상수 값을 주는 것이다.
그러나, 지연량을 늘리기 위해 시상수를 크게 가져가면, 커패시터를 충전(charge up)하는 시간이 증가하게 된다. 커패시터의 충전(charge up)은 일정 시간 이내에 이뤄져야 하므로, 시상수가 큰 값을 갖는 지연 셀에서는 충분한 충전이 이뤄지지 못하게 된다. 이하에서, 도 3c를 참조하여 시상수 값에 따른 충전 완료 여부를 검토한다.
도 3c는 시상수 값에 따른 전압의 충전시간을 나타내는 도면이다.
RC 지연회로에 있어서, 시상수(RC time constant) 값에 따라서, 일정 전압까지 충전되는데 걸리는 시간이 달라진다. 301이 가장 작은 시상수를 갖는 경우를, 305가 가장 큰 시상수를 갖는 경우를 나타낸다. 시상수가 커질수록, 일정 전압까지 충전(charge up)되는데 걸리는 시간은 증가하게 된다. 만약, t2 시간이내에 충전이 완료되어야 한다면, 305의 경우는 충전이 완료되지 못하고, 전압은 기준 전압(V_h)보다 작은 값을 갖게 되는 것이다.
먼저, 시상수를 RC로 하여 초기의 P180 신호(P180(initial))를 지연시켰다. 그러나, 지연량이 커서 P180 신호와 P0 신호는 <y>만큼의 위상차가 여전히 존재한다. 따라서, 지연량을 더 늘리기 위해 시상수를 2RC로 하였다. 그러나, 상술한 바와 같이 충분한 충전이 이뤄지지 못하여 P180(2R*C) 신호는 논리 하이레벨로 인식되는 일정 기준(ref_high)을 넘지 못하였다. 그리고, 폴링 에지의 기울기가 감소하여, 결과적으로 위상차가 이전의 <y> 보다 증가한 <z>값을 갖게 된다.
이 경우, 시상수(RC time constant)를 늘렸는데도 불구하고, 위상차가 감소하지 않게 된다. 즉, 내부 클럭 신호(P180)을 외부 클럭 신호(P0)에 동기화시키지 못하는, 동기 실패(lock fail)가 발생하게 되는 것이다.
상술한 바와 같이, 종래의 셀프 바이어스 지연 동기 루프(Self bias DLL)는 듀티 사이클이 왜곡 입력되어 지연량이 증가한 경우, 시상수 값 증가에 따른 충분한 충전 시간이 확보되지 못하고 동기 실패가 발생하게 되는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는 듀티 사이클의 왜곡으로 인하여 동기 실패가 발생하는 경우, 이를 감지하고 듀티 사이클을 정정함으로써 동기 실패를 방지할 수 있는 장치를 제공하는데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는 듀티 사이클의 왜곡으로 인하여 동기 실패가 발생하는 경우, 이를 감지하고 듀티 사이클을 정정함으로써 동기 실패를 방지할 수 있는 지연 동기 루프를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 동기 실패 방지 장치는 동기 실패 감지부 및 듀티 사이클 보정부를 구비한다.
동기 실패 감지부는 지연된 내부 클럭 신호를 입력받고, 지연 신호의 신호 레벨을 샘플링 하여 동기 실패 신호를 출력한다.
듀티 사이클 보정부는 동기 실패 신호에 응답하여, 외부 클럭 신호의 듀티 사이클을 보정하여 내부 클럭 신호로써 출력한다.
동기 실패 신호는 지연된 신호의 동기 실패가 발생했는지 여부에 대한 정보를 가진 신호인 것을 특징으로 한다.
바람직하게, 동기 실패 감지부는 지연된 신호를 디지털 신호로 변환하여 샘플링하는 변환부, 및 변환부 출력신호를 디코딩하고, 그 결과에 따라 다른 논리 레벨을 가지는 동기 실패 신호를 출력하는 디코더를 구비한다.
바람직하게, 변환부는 지연된 신호를 CMOS 레벨로 변환하여 디지털 신호로 출력하는 CMOS 컨버터부, 및 디지털 신호를 샘플링하여 출력하는 샘플러를 구비한다.
바람직하게, CMOS 컨버터부는 지연된 신호를 CMOS 레벨로 변환하여 디지털 신호로 출력하는 제1 CMOS 컨버터, 및 지연된 신호의 동기 시점을 감지하기 위하여, 내부 클럭 신호 또는 일부만 지연된 내부 클럭 신호를 입력받고, 이를 CMOS 레벨로 변환하여 디지털 신호로 출력하는 제2 CMOS 컨버터를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 지연 동기 루프는 동기 실패 감지부, 듀티 사이클 보정부, 지연 라인, 위상 검출부, 및 제1 전하 펌프를 구비한다.
동기 실패 감지부는 지연된 내부 클럭 신호를 입력받고, 지연된 신호의 신호 레벨을 샘플링 하여 동기 실패 신호를 출력한다.
듀티 사이클 보정부는 동기 실패 신호에 응답하여, 외부 클럭 신호의 듀티 사이클을 보정하여 내부 클럭 신호로 출력한다.
지연 라인은 직렬 연결된 n 개의 지연 셀들을 구비하며, 내부 클럭 신호를 입력받고 이를 지연시켜 지연된 신호로 출력한다.
위상 검출부는 지연된 신호와 내부 클럭 신호의 위상 차이를 검출한다.
제1 전하 펌프는 검출된 위상 차이에 응답하여 지연량을 결정하고, 제어 전압 및 바이어스 전압을 지연셀들 각각으로 출력한다.
동기 실패 신호는 내부 클럭 신호의 동기 실패가 발생했는지 여부에 대한 정보를 가진 신호인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 지연 동기 루프를 나타내는 도면이다.
도 4를 참조하면, 본 발명에 일 실시예에 따른 지연 동기 루프는 본 발명의 다른 실시예에 따른 동기 실패 방지 장치(450)를 포함한다. 본 발명에 따른 지연 동기 루프는 동기 실패 방지 장치(450), 위상 검출부(401), 제1 전하 펌프(405), 및 지연 라인(420)을 구비한다.
위상 검출부(401)는 외부 클럭 신호(CFM)가 듀티 사이클 보정부(410)를 통과하면서 발생한 P0 신호와 지연된 내부 클럭 신호(P180)의 위상을 비교하여, 그 위상 차이(dif_phase)를 검출한다. 그리고, 검출된 위상 차이에 대한 정보를 전하 펌프(405)로 출력한다.
제1 전하 펌프(405)는 위상 검출부(401)의 출력에 응답해, 지연 시간을 조절하는 제어 전압(Vctrl) 및 트랜지스터들이 포화 모드(saturation mode)에서 동작할 수 있도록 하는 바이어스 신호(V_bias)를 출력한다.
지연 라인(420)은 다수개의 지연 셀들(421, 423, 425, 427)을 구비하며, 제어 신호(Vctrl)에 응답하여 내부 클럭 신호를 일정 지연량 만큼 지연시킨다. 여기서, 일정 지연량은 위상 검출부(401)에서 검출된 위상 차이(dif_phase)에 상응하는 해당하는 값이다.
여기서, 지연 라인(420)은 4개의 지연 셀을 구비하는 경우를 예로 들어 도시하였다. 셀프 바이어스 지연 동기 루프(Self bias DLL)에 구비되는 지연 라인(420)은 도 3a에서 설명한 바와 같이, 듀티 사이클 보정부(410)에서 출력된 내부 클럭 신호(CLKi)인 P0 신호의 라이징 에지(rising edge)와 지연 라인(420)을 통과하여 발생한 내부 클럭 신호인 P180 신호의 폴링 에지(falling edge)가 일치되도록, 입력 신호를 지연 시킨다. 즉, 신호의 한 주기 전체가 360 도의 위상을 갖는다면, 셀 프 바이어스 지연 동기 루프(Self bias DLL)의 지연량은 최대 반주기(180 도)가 되는 것이다.
따라서, 지연 셀들은 최대 신호의 반주기만큼을 지연 시킬 수 있도록 설계되어 있다. 지연 라인(420)이 n 개의 지연 셀들을 구비한다면, 하나의 지연 셀(421)은 최대로 180
Figure 112007002971639-pat00001
/n 에 해당하는 위상만큼을 지연시킬 수 있다. 도 4에서와 같이, 4개의 지연 셀이 구비되므로, 1개의 지연 셀이 지연시킬 수 있는 위상은 45도가 된다. 그러므로, 제1 내지 제4 번째 구비된 지연셀들(421, 423, 425, 427)에서 출력되는 신호를 각각 P45, P90, P135, P180로 표시하였다.
외부 클럭 신호(CFM) 및 외부 클럭 신호의 반전 신호(CFMb)가 듀티 보정되어 출력된 신호는 각각 내부 클럭 신호(CLKi) 및 그의 반전 신호(CLKib)가 된다. 그리고, 내부 클럭 신호(CLKi) 및 그의 반전 신호(CLKib)가 지연되어 출력된 신호는 각각 CLKi_D 및 CLKib_D 가 된다.
동기 실패 방지 장치(450)는 듀티 사이클 보정부(410) 및 동기 실패 감지부(430)를 구비한다.
동기 실패 감지부(430)는 지연된 내부 클럭 신호(P180)와 기준이 되는 내부 클럭 신호(P90)를 입력받고, 지연된 내부 클럭 신호(P180)의 신호 레벨을 샘플링하여 동기 실패가 발생했는지 여부를 판단한다. 그리고, 그에 따라 동기 실패 신호(S_fail)를 듀티 사이클 보정부(410)로 출력한다.
동기 실패 감지부(430)는 제1 CMOS 컨버터(433), 제2 CMOS 컨버터(434), 샘플러(437), 및 디코더(441)를 구비한다.
제1 CMOS 컨버터(CMOS converter)(433)는 지연되어 출력된 내부 클럭 신호인 P180 신호를 CMOS 레벨로 변환하여 디지털 신호로써 출력한다.
제2 CMOS 컨버터(434)는 내부 클럭 신호(CLKi), P45 신호, P90 신호, 또는 P135 신호들 중 하나를 입력받고, 이를 CMOS 레벨로 변환하여 출력한다. 여기서, 제2 CMOS 컨버터(434)가 입력받는 신호는 동기 실패가 발생하지 않은 신호, 즉 신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)가 명확히 구분되는 신호가 된다. 도 4 에서는 P90 신호를 예로 들어 도시하였다.
제2 CMOS 컨버터(434)는 이후에서 설명하는 디지털 신호로 변환된 P180 신호의 샘플링 시점을 결정하는 기준 신호를 출력하게 된다.
샘플러(437)는 제1 CMOS 컨버터(433)에서 출력된 신호(CONV_180)를 제2 CMOS 컨버터(434)에서 출력된 신호(CONV_90)로써 샘플링(sampling)한다. 여기서, 샘플링(sampling)이란, 일정 구간 단위로 신호의 논리 레벨을 감지하고, 상기 신호의 논리 레벨이 어떠한 기준 레벨(ref_high) 이상이 되면 논리 하이로, 상기 기준 레벨(ref_high) 이하기 되면 논리 로우의 신호로 출력하는 것을 말한다. 샘플러(437)의 동작은, 도 6a와 6b에서 자세히 설명하도록 한다.
디코더(Decoder)(441)는 샘플러(437)에서 출력된 신호를 전송받아, 지연된 내부 클럭 신호 P180에 있어서, 동기 실패(lock fail)가 발생했는지 여부를 판단하고, 동기 실패 신호(S_fail)를 출력한다. 여기서, 동기 실패 신호(S_fail)는 지연된 내부 클럭 신호 P180가 내부 클럭 신호(P0)에 동기화 되었는지에 대한 정보를 가진 신호가 된다. 디코더(441)에서 샘플러(437) 출력 신호를 해석한 결과, 동기 실패가 발생하였으면 동기 실패 신호(S_fail)를 논리 하이로 활성화하여 출력하고, 동기 실패가 발생하지 않았으면 동기 실패 신호(S_fail)를 논리 로우로 출력한다.
듀티 사이클 보정부(410)는 동기 실패 신호(S_fail)에 응답하여, 외부 클럭 신호들(CFM, CFMb)의 듀티 사이클을 보정하여 내부 클럭 신호(CLKi, CLKib)로써 출력한다. 듀티 사이클 보정부(410)의 상세한 구성 및 동작은 이하의 도 5a 및 도 5b에서 설명하도록 한다.
도 5a는 도 4의 듀티 사이클 보정부를 나타내는 도면이다.
도 5를 참조하면, 듀티 사이클 보정부(410)는 증폭부(501)와 전하 펌프(505)를 구비한다. 전하펌프(505)는 듀티 보정된 신호들(CLKi, CLKib)에 응답하여, 듀티 제어 신호(S_dcc) 및 그의 반전 신호(S_dccb)를 출력한다.
증폭부(501)는 듀티 제어 신호들(S_dcc, S_dccb)의 전압 크기에 응답하여, 입력되는 외부 클럭 신호들(CFM, CFMb)의 듀티 사이클을 조절한다. 그리고, 증폭부(501)는 동기 실패 신호(S_fail)를 입력받고, 이에 응답하여 듀티 사이클을 조절한다. 따라서, 본 발명에 따른 증폭부(501)는 지연량 증가에 따른 시상수(RC time constant) 값 증가로 인하여 발생한 듀티 사이클 왜곡에 대응하여, 듀티 사이클을 빠르게 보정한다.
도 5b는 도 5a의 증폭부를 나타내는 도면이다.
도 5b를 참조하면, 듀티 사이클 보정부(410) 내에 구비되는 증폭부(501)는 제5 모스 트랜지스터 내지 제8 모스 트랜지스터(M5, M6, M7, M8)의 구성을 제외한 나머지 트랜지스터들의 구성 및 동작은 도 2b에서 설명한 바와 동일하므로 상세한 설명은 생략하도록 한다.
듀티 사이클이 왜곡되어 입력되고, 이에 따라 시상수(RC time constant) 값의 증가로 동기화 실패(Lock fail)이 발생하게 되면, 동기 실패 신호(S_fail)는 논리 하이로 인가된다. 여기서, 듀티 사이클 왜곡은, 도 3b에서 도시된 바와 같이, 신호의 논리 하이 레벨 구간이 논리 로우 레벨 구간보다 작아지면서 왜곡이 생긴 경우이다. 따라서, 신호의 논리 하이 레벨 구간이 증가하는 방향으로 듀티 사이클의 보정이 이뤄져야 한다.
제6 모스 트랜지스터(M6)의 게이트 단자로 동기 실패 신호(S_fail)가 논리 하이로 인가되면, 제5 및 제6 모스 트랜지스터(M5, M6)는 더 도통되어 더 많은 전류가 흐르게 된다. 제2 바이어스 트랜지스터(Mb2)를 통하여 흐를 수 있는 전류 값은 일정하므로, 제4, 제7 및 제8 모스 트랜지스터(M4, M7, M8) 쪽으로 흐르는 전류량은 감소하게 된다. 그리고, 제2 전류(i2)량이 감소하게 된다. 제2 전류(i2)의 전류량이 감소하면, 저항 R(533)에서의 전압 강하가 줄어들게 되며, 제2 노드(N2)의 전압은 상대적으로 증가하게 된다. 즉, 내부 클럭 신호(CLKi)의 전압 값이 증가하게 되며, 이에 따라 논리 하이 레벨 구간이 증가하게 되는 것이다.
증폭기(amplifier)는 포화 모드(saturation mode)에서 증폭동작을 수행할 있다. 제1 바이어스 신호(V_bias1)는 제1 내지 제2 바이어스 트랜지스터들(Mb1, Mb2)이 포화 모드(saturation mode)에서 동작하도록 해준다.
상술한 바와 같이, 제6 모스 트랜지스터(M6)의 게이트에 동기 실패 신호(S_fail)를 인가하여 제어함으로써, 듀티 사이클이 왜곡 입력되고, 이에 따라 시 상수(RC time constant) 값 증가로 인하여 발생한 동기화 실패(lock fail)를 방지 및 정정할 수 있게 된다.
도 6a는 지연량이 작은 경우, 본 발명에 따른 동기 실패 방지 장치의 동작을 설명하기 위한 도면이다.
셀프 바이어스 지연 동기 루프(Self bias DLL)는 지연 라인(420)을 통과하기 전의 신호인, 내부 클럭 신호(P0)의 라이징 에지(rising edge)와 지연 라인(420)을 통과하여 발생한 내부 클럭 신호(P180)의 폴링 에지(falling edge)가 일치할 때까지 입력받은 신호(CLKi)를 지연시킨다.
듀티 사이클이 정상(50%:50%)인 경우, 도 3a에서 상술한 바와 같이, 지연 동작이 성공적으로 이뤄지며, P0 신호와 P180 신호가 동기화(locking)된다. 제1 CMOS 컨버터(433)는 지연된 내부 클럭 신호인 P180 신호를 입력받고, 이를 디지털 신호로 변환시킨다. 제1 CMOS 컨버터(433)는 기준 레벨(ref_high)을 설정해 놓고, 입력된 신호가 기준 레벨(ref_high)보다 높으면, 논리 하이로 인식하는 것이다. 따라서, 제1 CMOS 컨버터(433)는 (a,c)구간에서는 0 값을 갖고, (c,e)구간에서는 1 값을 갖는 신호를 출력하게 된다.
샘플러(437)는 제1 CMOS 컨버터(433)에서 출력되는 디지털 신호를 샘플링(sampling)한다. 샘플링 결과는 0101010ㅇㅇㅇㅇ 이 된다. 디코더(441)가 0101010ㅇㅇㅇ의 신호를 입력받으면, 지연 동작이 정상적으로 이뤄져서 동기 실패가 발생하지 않은 것으로 판단한다. 그리고, 상기 판단에 따라, 동기 실패 신호(S_fail)를 논리 로우(0)로 출력하게 된다.
도 6b는 듀티 사이클 왜곡으로 지연량이 커지는 경우, 본 발명에 따른 동기 실패 방지 장치의 동작을 설명하기 위한 도면이다.
도 6b를 참조하면, 듀티 사이클이 왜곡되어 입력된 신호의 지연 동작 및 그에 따른 동기 실패 방지 장치(450)의 동작이 도시되어 있다. 도 6b에서 지연라인(420)으로 입력되는 신호는 듀티 사이클이 50%:50%이 아닌 신호로, 논리 하이 레벨 구간이 논리 로우 레벨 구간보다 작다.
구체적인 신호의 지연 동작은 도 3b에서 상술하였으므로, 생략하도록 한다.
제1 CMOS 컨버터(433)는 동기 실패된 클럭 신호(P180(2R*C))를 입력받는다. P180(2R*C)신호는 시상수(RC time constant)가 커짐에 따라, 충분히 충전되지 못하였고, (c',e')구간동안 논리 하이 레벨로 진입하지 못하였다. 제1 CMOS 컨버터(433)는 기준 레벨(ref_high)보다 큰 값을 갖는 신호가 인가되어야, 논리 1의 디지털 신호를 출력하게 된다. 그러나, 입력된 P180(2R*C)신호 일정 시간 내에 충전 완료(charge up) 되지 못하여, 기준 레벨(ref_high)보다 큰 값을 갖는 신호 구간이 없다. 따라서, 제1 CMOS 컨버터(433)는 계속하여 논리 로우 레벨을 갖는 신호를 출력하게 된다.
샘플러(437)는 제1 CMOS 컨버터(433)에서 출력되는 디지털 신호를 샘플링(sampling)한다. 샘플링 결과가 0000ㅇㅇㅇ 이 된다. 디코더(441)는 0000ㅇㅇㅇ 인 신호를 인가받고, 지연 동작이 정상적으로 이뤄지지 못하고 동기 실패가 발생(lock fail)한 것으로 판단한다. 그리고, 상기 판단에 따라, 동기 실패 신호(S_fail)를 논리 하이(1)로 출력하게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 동기 실패 방지 장치는 듀티 사이클의 왜곡으로 인하여 동기 실패가 발생하는 경우, 이를 감지하고 듀티 사이클을 보정하여 줌으로써 동기 실패를 방지할 수 있는 할 수 있는 장점이 있다.
상술한 바와 같이 본 발명에 따른 지연 동기 루프는 듀티 사이클의 왜곡으로 인하여 동기 실패가 발생하는 경우, 이를 감지하고 듀티 사이클을 보정하여 줌으로써 동기 실패를 방지할 수 있는 할 수 있는 장점이 있다.

Claims (20)

  1. 지연된 내부 클럭 신호를 입력받고, 상기 지연 신호의 신호 레벨을 샘플링 하여 동기 실패 신호를 출력하는 동기 실패 감지부; 및
    상기 동기 실패 신호에 응답하여, 외부 클럭 신호의 듀티 사이클을 보정하여 상기 내부 클럭 신호로써 출력하는 듀티 사이클 보정부를 구비하며,
    상기 동기 실패 신호는 상기 지연된 내부 클럭 신호의 동기 실패가 발생했는지 여부에 대한 정보를 가진 신호인 것을 특징으로 하는 동기 실패 방지 장치.
  2. 제1항에 있어서, 상기 동기 실패 감지부는
    상기 지연된 신호를 디지털 신호로 변환하여 샘플링하는 변환부; 및
    상기 변환부 출력신호를 디코딩하고, 그 결과에 따라 다른 논리 레벨을 가지는 동기 실패 신호를 출력하는 디코더를 구비하는 것을 특징으로 하는 동기 실패 방지 장치.
  3. 제2항에 있어서, 상기 변환부는
    상기 지연된 신호를 CMOS 레벨로 변환하여 디지털 신호로 출력하는 CMOS 컨버터부; 및
    상기 디지털 신호를 샘플링하여 출력하는 샘플러를 구비하는 것을 특징으로 하는 동기 실패 방지 장치.
  4. 제3항에 있어서, 상기 CMOS 컨버터부는
    상기 지연된 신호를 CMOS 레벨로 변환하여 디지털 신호로 출력하는 제1 CMOS 컨버터; 및
    상기 지연된 신호의 동기 시점을 감지하기 위하여, 상기 내부 클럭 신호 또는 일부만 지연된 내부 클럭 신호를 입력받고, 이를 CMOS 레벨로 변환하여 디지털 신호로 출력하는 제2 CMOS 컨버터를 구비하는 것을 특징으로 하는 동기 실패 방지 장치.
  5. 제1항에 있어서, 상기 듀티 사이클 보정부는
    피드백 된 상기 내부 클럭 신호에 응답하여, 상기 외부 클럭 신호들의 듀티 사이클을 보정하기 위한 듀티 제어 신호를 발생하는 전하 펌프; 및
    상기 듀티 제어 신호 및 상기 동기 실패 신호에 응답하여, 상기 외부 클럭 신호들의 듀티 사이클을 보정하여 상기 내부 클럭 신호들로 출력하는 증폭부를 구비하는 것을 특징으로 하는 동기 실패 방지 장치.
  6. 제5항에 있어서,
    상기 외부 클럭 신호들은 외부 클럭 신호 및 그의 반전 신호를 포함하며,
    상기 듀티 제어 신호들은 듀티 제어 신호 및 그의 반전 신호를 포함하며,
    증폭부는
    상기 외부 클럭 신호 및 그의 반전 신호를 입력받고 이를 차동 증폭하여 출력하는 제1 증폭단; 및
    상기 제1 증폭단과 병렬 연결되고, 상기 동기 실패 신호에 응답하여, 상기 듀티 제어 신호 및 그의 반전 신호를 차동 증폭하여 출력하는 제2 증폭단을 구비하는 것을 특징으로 하는 동기 실패 방지 장치.
  7. 제6항에 있어서, 상기 제1 증폭단은
    일단이 저항을 통하여 높은 전원전압과 연결되고, 게이트로 상기 외부 클럭 신호를 인가받는 제1 모스 트랜지스터;
    일단이 저항을 통하여 높은 전원전압과 연결되고, 게이트로 상기 외부 클럭 신호의 반전 신호를 인가받는 제2 모스 트랜지스터; 및
    일단이 상기 제1 모스 트랜지스터의 다른 일단 및 상기 제2 모스 트랜지스터의 다른 일단과 연결되고, 다른 일단은 낮은 전원전압과 연결되고, 게이트로 제1 바이어스 신호를 인가받는 제1 바이어스 트랜지스터를 구비하는 것을 특징으로 하는 동기 실패 방지 장치.
  8. 제7항에 있어서, 상기 제2 증폭단은
    일단이 상기 제1 모스 트랜지스터의 일단과 연결되고, 게이트를 통하여 상기 듀티 제어 신호의 반전 신호를 인가받는 제3 모스 트랜지스터;
    일단이 상기 제2 모스 트랜지스터의 일단과 연결되고, 게이트를 통하여 상기 듀티 제어 신호를 인가받는 제4 모스 트랜지스터;
    일단이 상기 제1 모스 트랜지스터의 일단과 연결되고, 게이트를 통하여 상기 듀티 제어 신호의 반전 신호를 인가받는 제5 모스 트랜지스터;
    일단이 상기 제5 모스 트랜지스터의 다른 일단과 연결되고, 게이트를 통하여 상기 동기 실패 신호를 인가받는 제6 모스 트랜지스터;
    일단이 상기 제2 모스 트랜지스터의 일단과 연결되고, 게이트를 통하여 상기 듀티 제어 신호를 인가받는 제7 모스 트랜지스터;
    일단이 상기 제7 모스 트랜지스터의 다른 일단과 연결되고, 게이트가 상기 낮은 전원전압과 연결되는 제8 모스 트랜지스터; 및
    일단이 상기 제6 모스 트랜지스터의 다른 일단, 상기 제3 모스 트랜지스터의 다른 일단, 상기 제4 모스 트랜지스터의 다른 일단, 및 상기 제8 모스 트랜지스터의 다른 일단과 연결되고, 다른 일단이 상기 낮은 전원전압과 연결되고, 게이트를 통하여 상기 제1 바이어스 신호를 인가받는 제2 바이어스 트랜지스터를 구비하며,
    상기 제1 바이어스 신호는 상기 제1 내지 제8 모스 트랜지스터들이 포화 영역에서 동작하도록 하는 신호인 것을 특징으로 하는 동기 실패 방지 장치.
  9. 제8항이 있어서, 상기 동기 실패 방지 장치는
    상기 동기 실패 신호가 논리 하이로 활성화되어 상기 제6 모스 트랜지스터의 게이트로 인가되면, 상기 내부 클럭 신호의 논리 하이 구간이 더욱 커지도록 듀티 사이클을 보정하여 출력하는 것을 특징으로 하는 동기 실패 방지 장치.
  10. 지연된 내부 클럭 신호를 입력받고, 상기 지연된 신호의 신호 레벨을 샘플링 하여 동기 실패 신호를 출력하는 동기 실패 감지부;
    상기 동기 실패 신호에 응답하여, 외부 클럭 신호의 듀티 사이클을 보정하여 상기 내부 클럭 신호로 출력하는 듀티 사이클 보정부;
    직렬 연결된 n 개의 지연 셀들을 구비하며, 상기 내부 클럭 신호를 입력받고 이를 지연시켜 상기 지연된 신호로 출력하는 지연 라인;
    상기 지연된 신호와 상기 내부 클럭 신호의 위상 차이를 검출하는 위상 검출부; 및
    상기 검출된 위상 차이에 응답하여 지연량을 결정하고, 제어 전압 및 바이어스 신호를 상기 지연셀들 각각으로 출력하는 제1 전하 펌프를 구비하며,
    상기 동기 실패 신호는 상기 내부 클럭 신호의 동기 실패가 발생했는지 여부에 대한 정보를 가진 신호인 것을 특징으로 하는 지연 동기 루프.
  11. 제10항에 있어서, 상기 동기 실패 감지부는
    상기 지연된 신호를 디지털 신호로 변환하여 샘플링하는 변환부; 및
    상기 변환부 출력신호를 디코딩하고, 그 결과에 따라 다른 논리 레벨을 가지는 동기 실패 신호를 출력하는 디코더를 구비하는 것을 특징으로 하는 지연 동기 루프.
  12. 제11항에 있어서, 상기 변환부는
    상기 지연된 신호를 CMOS 레벨로 변환하여 상기 디지털 신호로 출력하는 CMOS 컨버터부; 및
    상기 디지털 신호를 샘플링하여 출력하는 샘플러를 구비하는 것을 특징으로 하는 지연 동기 루프.
  13. 제12항에 있어서, 상기 CMOS 컨버터부는
    상기 지연된 신호를 CMOS 레벨로 변환하여 디지털 신호로 출력하는 제1 CMOS 컨버터; 및
    상기 지연된 신호의 동기 시점을 감지하기 위하여, 상기 내부 클럭 신호 또는 일부만 지연된 내부 클럭 신호를 입력받고, 이를 CMOS 레벨로 변환하여 디지털 신호로 출력하는 제2 CMOS 컨버터를 구비하는 것을 특징으로 하는 지연 동기 루프.
  14. 제10항에 있어서, 상기 듀티 사이클 보정부는
    피드백 된 상기 내부 클럭 신호에 응답하여 상기 외부 클럭 신호들의 듀티 사이클을 보정하기 위한 듀티 제어 신호들을 발생하는 제2 전하 펌프; 및
    상기 듀티 제어 신호 및 상기 동기 실패 신호에 응답하여, 상기 외부 클럭 신호들의 듀티 사이클을 보정하여 내부 클럭 신호로 출력하는 증폭부를 구비하는 것을 특징으로 하는 지연 동기 루프.
  15. 제14항에 있어서,
    상기 외부 클럭 신호들은 외부 클럭 신호 및 그의 반전 신호를 포함하며,
    상기 듀티 제어 신호들은 듀티 제어 신호 및 그의 반전 신호를 포함하며,
    증폭부는
    상기 외부 클럭 신호 및 그의 반전 신호를 입력받고 이를 차동 증폭하여 출력하는 제1 증폭단; 및
    상기 제1 증폭단과 병렬 연결되고, 상기 동기 실패 신호에 응답하여, 상기 듀티 제어 신호 및 그의 반전 신호를 차동 증폭하여 출력하는 제2 증폭단을 구비하는 것을 특징으로 하는 지연 동기 루프.
  16. 제15항에 있어서, 상기 제1 증폭단은
    일단이 저항을 통하여 높은 전원전압과 연결되고, 게이트로 상기 외부 클럭 신호를 인가받는 제1 모스 트랜지스터;
    일단이 저항을 통하여 높은 전원전압과 연결되고, 게이트로 상기 외부 클럭 신호의 반전 신호를 인가받는 제2 모스 트랜지스터; 및
    일단이 상기 제1 모스 트랜지스터의 다른 일단 및 상기 제2 모스 트랜지스터의 다른 일단과 연결되고, 다른 일단은 낮은 전원전압과 연결되고, 게이트로 상기 제1 바이어스 신호를 인가받는 제1 바이어스 트랜지스터를 구비하는 것을 특징으로 하는 지연 동기 루프.
  17. 제16항에 있어서, 상기 제2 증폭단은
    일단이 상기 제1 모스 트랜지스터의 일단과 연결되고, 게이트를 통하여 상기 듀티 제어 신호의 반전 신호를 인가받는 제3 모스 트랜지스터;
    일단이 상기 제2 모스 트랜지스터의 일단과 연결되고, 게이트를 통하여 듀티 제어 신호를 인가받는 제4 모스 트랜지스터;
    일단이 상기 제1 모스 트랜지스터의 일단과 연결되고, 게이트를 통하여 상기 듀티 제어 신호의 반전 신호를 인가받는 제5 모스 트랜지스터;
    일단이 상기 제5 모스 트랜지스터의 다른 일단과 연결되고, 게이트를 통하여 상기 동기 실패 신호를 인가받는 제6 모스 트랜지스터;
    일단이 상기 제2 모스 트랜지스터의 일단과 연결되고, 게이트를 통하여 상기 듀티 제어 신호를 인가받는 제7 모스 트랜지스터;
    일단이 상기 제7 모스 트랜지스터의 다른 일단과 연결되고, 게이트가 상기 낮은 전원전압과 연결되는 제8 모스 트랜지스터; 및
    일단이 상기 제6 모스 트랜지스터의 다른 일단, 상기 제3 모스 트랜지스터의 다른 일단, 상기 제4 모스 트랜지스터의 다른 일단, 및 상기 제8 모스 트랜지스터의 다른 일단과 연결되고, 다른 일단이 상기 낮은 전원전압과 연결되고, 게이트를 통하여 상기 제1 바이어스 신호를 인가받는 제2 바이어스 트랜지스터를 구비하며,
    상기 제1 바이어스 신호는 상기 제1 내지 제8 모스 트랜지스터들이 포화 영역에서 동작하도록 하는 신호인 것을 특징으로 하는 지연 동기 루프.
  18. 제10항에 있어서,
    상기 다수개의 지연 셀들은
    상기 내부 클럭 신호를 지연시키기 위하여 모두 턴 온 되어 동작하며,
    각각의 지연 셀은
    인가되는 상기 제어 전압에 따라서 가변되는 지연량을 가지는 것을 특징으로 하는 지연 동기 루프.
  19. 제18항에 있어서, 상기 각각의 지연 셀들 각각은,
    모두 동일한 지연량을 가지고, 상기 입력받은 신호를 상기 동일량 씩 지연하여 출력하는 것을 특징으로 하는 지연 동기 루프.
  20. 제17항에 있어서, 상기 동기 실패 방지 장치는
    상기 동기 실패 신호가 논리 하이로 활성화되어, 상기 제6 모스 트랜지스터의 게이트로 인가되면, 상기 내부 클럭 신호의 논리 하이 구간이 더욱 커지도록 듀티 사이클을 보정하여 출력하는 것을 특징으로 하는 동기 실패 방지 장치.
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