KR100903371B1 - 듀티 싸이클 검출 회로와 검출 방법 - Google Patents

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Abstract

본 발명은 차동으로 입력되는 제1 및 제2 입력 클럭신호의 듀티 비를 비교하여 제1 및 제2 출력신호를 출력하는 신호 비교수단과, 상기 제1 및 제2 출력신호를 저장하고, 상기 제1 및 제2 출력신호에 대응하는 검출신호를 출력하는 래칭수단, 및 상기 제1 및 제2 출력신호가 전달되는 전송라인 상에 구비되며, 상기 제1 및 제2 출력신호의 예정된 전압레벨 차이에 따라 상기 전송라인을 분리/연결하는 분리/연결수단을 구비하는 반도체 소자의 신호 검출 회로를 제공한다.
듀티 싸이클 보상 회로, 로딩 커패시턴스, 분리/연결

Description

듀티 싸이클 검출 회로와 검출 방법{DUTY CYCLE DETECTOR AND DETECTING METHOD}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력 클럭신호의 듀티(duty)비를 안정적으로 검출하는 듀티 싸이클 검출 회로(duty cycle detector)와 검출 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 대용량화, 고속화, 및 저전력화를 위한 방향으로 발전하고 있다. 이 중 고속화를 달성하기 위한 일환으로 반도체 소자는 점점 높은 주파수의 외부 클럭신호에 응답하여 동작하게끔 설계되고 있다.
요즈음에는 외부 클럭신호의 주파수가 기가 헤르쯔(GHz) 이상까지 높아지고 있으며, 반도체 소자가 높은 주파수의 외부 클럭신호에 응답하여 정확하게 동작하려면 외부 클럭신호 역시 매우 정확하여야만 할 것이다. 다시 말하면, 외부 클럭신호에 지터(jitter) 성분이 많거나 듀티 비가 50:50에서 많이 벗어난다면, 이에 응 답하는 반도체 소자의 동작 타이밍 역시 틀어져서 안정적인 회로 동작을 보장할 수 없게 된다.
이를 보완 위하여 반도체 소자 내에는 외부 클럭신호에 대응하여 입력되는 신호의 듀티 비를 50:50에 맞게 보정하기 위한 듀티 싸이클 보정 회로(Duty Cycle Correction circuit : DCC)가 구비된다.
도 1은 종래의 듀티 싸이클 보정 회로의 일부 구성을 설명하기 위한 회로도이다.
도 1에는 차동으로 입력되는 제1 입력 클럭신호(IN)와 제2 입력 클럭신호(INb)의 듀티 비를 비교하여 제1 및 제2 출력신호(OUT, OUTb)를 출력하는 신호 비교부(110)와, 제1 및 제2 출력신호(OUT, OUTb)를 저장하고 검출신호(DET_OUT)로서 출력하는 래칭부(130)가 도시되어 있다.
신호 비교부(110)는 차동으로 입력되는 제1 및 제2 입력 클럭신호(IN, INb)를 감지 증폭하는 차동 감지 증폭부(112)와, 활성화신호(EN)에 응답하여 차동 감지 증폭부(112)를 동작시키는 활성화부(114)를 구비한다.
래칭부(130)는 제1 출력신호(OUT)에 응답하여 논리'하이(high)로 셋(set)되는 검출신호(DET_OUT)를 출력하고, 제2 출력신호(OUTb)에 응답하여 논리'로우(low)'로 리셋(reset)되는 검출신호(DET_OUT)를 출력한다.
도 2는 도 1의 차동 감지 증폭부(112)에 입/출력되는 신호(IN, INb, OUT, OUTb)를 설명하기 위한 타이밍도이다. 설명의 편의를 위해 제1 입력 클럭신호(IN)의 논리'하이'구간이 논리'로우'구간보다 길다고 가정하기로 한다. 제2 입력 클럭 신호(INb)는 제1 입력 클럭신호(IN)와 위상이 반대인 신호로서, 논리'하이'구간이 논리'로우'구간보다 짧게 된다.
도 1과 도 2를 참조하여 신호 비교부(110)의 간단한 동작 설명을 하기로 한다.
우선, 활성화신호(EN)가 논리'하이'로 활성화된 이후에, 제1 NMOS 트랜지스터(NM1)는 제1 입력 클럭신호(IN)에 응답하여 턴 온(turn on) 동작과 턴 오프(turn off) 동작을 반복적으로 수행하고 제2 NMOS 트랜지스터(NM2)도 제2 입력 클럭신호(INb)에 응답하여 턴 온 동작과 턴 오프 동작을 반복적으로 수행하면서, 제1 및 제2 커패시터(C1, C2)를 방전시킨다.
이때, 제1 커패시터(C1)의 방전 양은 제1 NMOS 트랜지스터(NM1)의 동작 구간에 따라 달라지게 된고, 제2 커패시터(C2)의 방전 양은 제2 NMOS 트랜지스터(NM2)의 동작 구간에 따라 달라지게 된다. 다시 말하면, 제1 입력 클럭신호(IN)의 논리'하이'구간에 응답하여 제1 NMOS 트랜지스터(NM1)가 턴 온 되고 제1 커패시터(C1)는 방전한다. 또한 제2 입력 클럭신호(INb)의 논리'하이'구간에 응답하여 제2 NMOS 트랜지스터(NM2)가 턴 온 되고 제2 커패시터(C2)는 방전한다.
여기서, 제1 입력 클럭신호(IN)의 논리'하이'구간이 제2 입력 클럭신호(INb)의 논리'하이'구간보다 길기 때문에, 제1 NMOS 트랜지스터(NM1)의 턴 온 구간이 더 길어 제1 커패시터(C1)에서 방전되는 양이 더 많아지게 된다. 제1 커패시터(C1)의 방전은 제2 출력신호(OUTb)의 전압레벨이 낮아지는 것을 의미하며, 제2 커패시터(C2)의 방전은 제1 출력신호(OUT)의 전압레벨이 낮아지는 것을 의미한다. 그래서, 제2 출력신호(OUTb)의 전압레벨은 제1 출력신호(OUT)의 전압레벨보다 더 빠르게 낮아지게 된다.
[수학식 1]은 제1 입력 클럭신호(IN)의 논리'하이'구간(Ton_IN)동안 제2 출력신호(OUTb)의 전압레벨 차이(ΔVOUTb)를 수식화한 것이고, [수학식 2]은 제2 입력 클럭신호(INb)의 논리'하이'구간(Ton_INb)동안 제1 출력신호(OUT)의 전압레벨 차이(ΔVO UT)를 수식화한 것이다.
Figure 112007078983433-pat00001
Figure 112007078983433-pat00002
여기서, C1은 제1 커패시터(C1)의 정전용량이고, C2는 제2 커패시터(C2)의 정전용량이며, Ion은 활성화부(114)의 제3 NMOS 트랜지스터(NM3)를 통해 흐르는 전류이다.
한편, 제1 및 제2 NMOS 트랜지스터(NM1, NM2)의 턴 온 동작과 턴 오프 동작의 반복적인 수행을 통해 제1 출력신호(OUT)의 전압레벨과 제2 출력신호(OUTb)의 전압레벨은 조금씩 차이가 발생한다. 차동 감지 증폭부(112)는 제1 출력신호(OUT)와 제2 출력신호(OUTb)의 전압레벨 차이를 감지하여 증폭동작을 수행한다.
래칭부(130)는 증폭된 제1 및 제2 출력신호(OUT, OUTb)를 저장하고, 제1 및 제2 출력신호(OUT, OUTb)에 대응하는 검출신호(DET_OUT)를 출력한다. 여기서는 제2 출력신호(OUTb)가 논리'로우'가 되어 논리'로우'로 리셋되는 검출신호(DET_OUT)를 출력되며, 이 검출신호(DET_OUT)에 따라 듀티 싸이클 보정부(도시되지 않음)는 제1 입력 클럭신호(IN)의 논리'하이'구간을 줄이고 제2 입력 클럭신호(INb)의 논리'하이'구간을 늘리는 동작을 수행한다.
결국, 이와 같은 동작을 통해 제1 입력 클럭신호(IN)와 제2 입력 클럭신호(INb)의 듀티 비는 50:50으로 맞추어 지게 된다.
도 3은 도 2의 래칭부(130)를 설명하기 위한 도면으로서, 설명의 편의를 위해 각 입/출력단에 새로운 도면 부호를 부여하였다.
도 3을 참조하면, 일반적으로 래칭부(130)는 제1 및 제2 NAND 게이트(NAND1, NAND2)의 출력단(C, D)을 서로의 입력으로 연결하여 구성할 수 있으며, 각 NAND 게이트는 제1 및 제2 PMOS 트랜지스터(PM1, PM2)와 제4 및 제5 NMOS 트랜지스터(NM4, NM5)로 구성될 수 있다. 여기서, 래칭부(130)의 동작상 C 노드와 D 노드는 서로 다른 전압레벨을 저장하게 된다.
그래서, C 노드와 D 노드의 전압레벨에 따라 제1 PMOS 트랜지스터(PM1)와 제4 NMOS 트랜지스터(NM4)는 포화 영역(sturation region) 또는 CUT-OFF 영역에서 동작하게 된다. 때문에, 제1 PMOS 트랜지스터(PM1)와 제4 NMOS 트랜지스터(NM4)의 동작 영역에 따라 A 노드에서 바라보는 로딩 값이 달라지게 된다.
마찬가지로, C 노드와 D 노드의 전압레벨에 따라 제2 NAND 게이트(NAND2)의 B 노드에서 바라보는 로딩 값도 달라지게 된다. 다시 말하면, C 노드와 D 노드는 서로 다른 전압레벨을 유지하며, A 노드에서 바라보는 로딩 값과 B 노드에서 바라보는 로딩 값이 서로 달라지게 된다.
결국, 실질적으로 제1 출력신호(OUT)의 전압레벨 차이(ΔVOUT)를 결정짓는 요소에는 A 노드에서 바라보는 로딩 값에 의한 커패시턴스(capacitance)가 추가되어야 하며, 제2 출력신호(OUTb)의 전압레벨 차이(ΔVOUTb)를 결정짓는 요소에는 B 노드에서 바라보는 로딩 값에 의한 커패시턴스가 추가되어야 한다.
도 4는 도 1의 차동 감지 증폭부(112)의 입/출력되는 신호에 래칭부(130)에서 추가로 적용되는 커패시턴스를 고려한 타이밍도이다. 설명의 편의를 위해 도 2와 마찬가지로 제1 입력 클럭신호(IN)의 논리'하이'구간이 논리'로우'구간보다 길다고 가정하기로 하고, 제2 입력 클럭신호(INb)의 논리'하이'구간이 논리'로우'구간보다 짧다고 가정하기로 한다.
[수학식 3]은 실질적으로 제1 입력 클럭신호(IN)의 논리'하이'구간(TON_IN)동안 제2 출력신호(OUTb)의 전압레벨 차이(ΔVOUTb)를 수식화한 것이고, [수학식 4]는 제2 입력 클럭신호(INb)의 논리'하이'구간(TON_INb)동안 제1 출력신호(OUT)의 전압레벨 차이(ΔVOUT)를 수식화한 것이다.
Figure 112007078983433-pat00003
Figure 112007078983433-pat00004
여기서, C1은 제1 커패시터(C1)의 정전용량이고, CLAT2은 제2 출력신호(OUTb)단에서 바라보는 래칭부(130)의 정전용량이고, C2는 제2 커패시터(C2)의 정전용량이고, CLAT1는 제1 출력신호(OUT)단에서 바라보는 래칭부(130)의 정전용량이며, Ion은 활성화부(114)의 제3 NMOS 트랜지스터(NM3)를 통해 흐르는 전류이다. 그리고 CLAT2이 CLAT1보다 크다고 가정하기로 한다.
때문에, 제2 입력신호(INb)의 논리'하이'구간(TON_INb)이 제1 입력신호(IN)의 논리'하이'구간(TON_IN)보다 짧다고 하더라도 제1 출력신호(OUT)의 전압레벨 차이(ΔVOUT)가 제2 출력신호(OUTb)의 전압레벨 차이(ΔVOUTb)보다 크게 된다. 즉, 제1 출력신호(OUT)의 전압레벨이 낮아지는 정도가 제2 출력신호(OUTb)의 전압레벨이 낮아지는 정도보다 크게 되고, 제1 출력신호(OUT)의 전압레벨이 더 큰 폭으로 낮아지게 된다.
그래서, 차동 감지 증폭부(112)는 제1 출력신호(OUT)를 논리'로우'로, 제2 출력신호(OUTb)를 논리'하이'로 증폭하게 되고, 래칭부(130)는 논리'로우'로 셋되는 검출신호(DET_OUT)를 출력하며, 이 검출신호(DET_OUT)에 따라 듀티 싸이클 보정부(도시되지 않음)는 제1 입력 클럭신호(IN)의 논리'하이'구간을 늘리고 제2 입력 클럭신호(INb)의 논리'하이'구간을 줄이는 동작을 수행한다.
결국, 듀티 싸이클 보정 회로는 제1 입력 클럭신호(IN)의 논리'하이'구간을 더 늘려주고 제2 입력 클럭신호(INb)의 논리'하이'구간을 더 줄여주는 잘못된 동작을 수행하게 된다. 즉, 듀티 싸이클 보정 회로는 잘못된 검출 결과로 인한 잘못된 동작을 수행하여 제1 및 제2 입력 클럭신호(IN, INb)의 듀티 비를 50:50으로 맞추는 본래의 목적을 수행하지 못할 뿐 아니라, 입력 클럭신호를 더욱 좋지 않은 방향으로 가공하는 문제점이 발생하게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 차동 출력단에서 바라보는 로딩을 동일하게 하여 차동 입력되는 신호의 듀티 비를 검출할 수 있는 반도체 소자의 신호 검출 회로 및 그의 동작 방법을 제공하는데 그 목적이 있다.
또한, 차동 출력단에서 바라보는 로딩을 동일하게 하여 검출한 검출신호를 이용하여 정확한 듀티 비를 맞출 수 있는 듀티 싸이클 보정 회로를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 차동으로 입력되는 제1 및 제2 입력 클럭신호의 듀티 비를 비교하여 제1 및 제2 출력신호를 출력하는 신호 비교수단; 상기 제1 및 제2 출력신호를 저장하고, 상기 제1 및 제2 출력신호에 대응하는 검출신호를 출력하는 래칭수단; 및 상기 제1 및 제2 출력신호가 전달되는 전송라인 상에 구비되며, 상기 제1 및 제2 출력신호의 예정된 전압레벨 차이에 따라 상기 전송라인을 분리/연결하는 분리/연결수단을 구비하는 반도체 소자의 신호 검출 회로가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 차동으로 입력되는 제1 및 제2 입력 클럭신호의 듀티 비를 비교하여 제1 및 제2 출력신호를 출 력하는 신호 비교수단; 상기 제1 및 제2 출력신호를 저장하고, 상기 제1 및 제2 출력신호에 대응하는 검출신호를 출력하는 래칭수단; 상기 제1 및 제2 출력신호가 전달되는 전송라인 상에 구비되며, 상기 제1 및 제2 출력신호의 예정된 전압레벨 차이에 따라 상기 전송라인을 분리/연결하는 분리/연결수단; 및 상기 검출신호에 응답하여 상기 제1 및 제2 입력 클럭신호의 듀티 비를 보정하는 듀티 싸이클 보정수단을 구비하는 반도체 소자의 듀티 싸이클 보정 회로가 제공된다.
본 발명에서는 신호 비교부와 래칭부 사이에 추가적으로 분리/연결부를 구비함으로써, 차동 출력단에서 바라보는 로딩를 동일하게 하여 차동 입력 클럭신호를 감지하고 증폭할 수 있어서 오동작 없이 차동 입력 클럭신호의 듀티 비를 검출할 수 있다.
본 발명은 오동작 없이 차동 입력 클럭신호의 듀티 비를 정확하게 검출할 수 있음으로써, 검출된 신호의 정확성과 이를 이용하는 회로의 신뢰성을 보장해 주는 효과를 얻을 수 있다.
또한, 정확한 검출 신호를 생성해 줌으로써, 듀티 싸이클 보정회로에서 차동 입력 클럭신호의 듀티 비를 정확하게 맞추어줄 수 있는 효과를 얻을 수 있다.
또한, 설계하는데 있어서 추가되는 분리/연결부 이후 단의 로딩 요소를 고려하지 않아도 됨으로써, 설계자의 부담을 줄여 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 듀티 싸이클 보정 회로의 일부 구성을 설명하기 위한 회로도이다.
도 5에는 차동으로 입력되는 제1 입력 클럭신호(IN)와 제2 입력 클럭신호(INb)의 듀티 비를 비교하여 제1 및 제2 출력신호(OUT, OUTb)를 출력하는 신호 비교부(510)와, 제1 및 제2 출력신호(OUT, OUTb)를 저장하고 검출신호(DET_OUT)를 출력하는 래칭부(550), 및 신호 비교부(510)에서 출력되는 제1 및 제2 출력신호(OUT, OUTb)가 전달되는 전송라인 상에 구비되어 제1 및 제2 출력신호(OUT, OUTb)의 예정된 전압레벨 차이에 따라 전송라인을 분리/연결하는 분리/연결부(530)가 도시되어 있다.
신호 비교부(510)는 차동으로 입력되는 제1 및 제2 입력 클럭신호(IN, INb)를 감지 증폭하는 차동 감지 증폭부(512)와, 활성화신호(EN)에 응답하여 차동 감지 증폭부(512)를 동작시키는 활성화부(514)를 구비한다. 여기서, 제1 입력 클럭신호(IN)는 제2 입력 클럭신호(INb)와 위상이 반대인 신호이다.
분리/연결부(530)는 제1 출력신호(OUT)를 버퍼링하는 제1 버퍼링부(532)와, 제2 출력신호(OUTb)를 버퍼링하는 제2 버퍼링부(534)를 구비할 수 있으며, 제1 및 제2 버퍼링부(532, 534)는 각각 두 개의 인버터(inverter)로 구성될 수 있다. 여기 서 인버터는 PMOS 트랜지스터와 NMOS 트랜지스터로 일반적인 구성을 가질 수 있으며, 제1 출력신호(OUT)가 바라보는 로딩 값과 제2 출력신호(OUTb)가 바라보는 로딩값이 동일하기만 하면 된다.
래칭부(530)는 제1 및 제2 NAND 게이트(NAND1, NAND2)로 구성되는 SR래치를 구비할 수 있으며, 제1 출력신호(OUT)에 대응하는 제1 버퍼링부(532)의 출력신호에 응답하여 논리'하이'로 셋되는 검출신호(DET_OUT)를 출력하고, 제2 출력신호(OUTb)에 대응하는 제2 버퍼링부(534)의 출력신호에 응답하여 논리'로우'로 리셋되는 검출신호(DET_OUT)를 출력한다. 이렇게 출력된 검출신호(DET_OUT)는 듀티 싸이클 보정부(도시되지 않음)에 입력되어 제1 및 제2 입력 클럭신호(IN, INb)의 듀티비를 보정한다.
본 발명에 따르면, 신호 비교부(510)와 래칭부(550) 사이에 분리/연결부(530)를 추가로 구비하여 제1 출력신호(OUT)가 바라보는 로딩 값과 제2 출력신호(OUTb)가 바라보는 로딩 값을 동일하게 유지시켜줌으로써, 제1 및 제2 입력 클럭신호(IN, INb)의 듀티 비를 정확하게 검출할 수 있다. 이를 통해 제1 및 제2 출력신호(OUT, OUTb)는 도 2와 같은 전압레벨을 가질 수 있다.
이하, 도 2와 도 5를 참조하여 간단한 동작 설명을 살펴보기로 한다
우선, 활성화신호(EN)가 논리'하이'로 활성화된 이후에, 제1 NMOS 트랜지스터(NM1)는 제1 입력 클럭신호(IN)에 응답하여 턴 온 동작과 턴 오프 동작을 반복적으로 수행하고 제2 NMOS 트랜지스터(NM2)도 제2 입력 클럭신호(INb)에 응답하여 턴 온 동작과 턴 오프 동작을 반복적으로 수행하면서, 제1 및 제2 커패시터(C1, C2)를 방전시킨다.
이때, 제1 커패시터(C1)의 방전 양은 제1 NMOS 트랜지스터(NM1)의 동작 구간에 따라 달라지고, 제2 커패시터(C2)의 방전 양은 제2 NMOS 트랜지스터(NM2)의 동작 구간에 따라 달라진다. 다시 말하면, 제1 입력 클럭신호(IN)의 논리'하이'구간에 응답하여 제1 NMOS 트랜지스터(NM1)가 턴 온 되고 제1 커패시터(C1)는 방전한다. 또한 제2 입력 클럭신호(INb)의 논리'하이'구간에 응답하여 제2 NMOS 트랜지스터(NM2)가 턴 온 되고 제2 커패시터(C2)는 방전한다.
여기서, 제1 입력 클럭신호(IN)의 논리'하이'구간이 제2 입력 클럭신호(INb)의 논리'하이'구간보다 길기 때문에, 제1 NMOS 트랜지스터(NM1)의 턴 온 구간이 더 길어 제1 커패시터(C1)에서 방전되는 양이 더 많아지게 된다. 제1 커패시터(C1)의 방전은 제2 출력신호(OUTb)의 전압레벨이 낮아지는 것을 의미하며, 제2 커패시터(C2)의 방전은 제1 출력신호(OUT)의 전압레벨이 낮아지는 것을 의미한다. 그래서, 제2 출력신호(OUTb)의 전압레벨은 제1 출력신호(OUT)의 전압레벨보다 더 빠르게 낮아지게 된다.
이때, 제1 출력신호(OUT)가 바라보는 제1 버퍼링부(532)의 로딩 값과 제2 출력신호(OUTb)가 바라보는 제2 버퍼링부(534)의 로딩 값은 서로 동일하게 때문에, 제1 출력신호(OUT)의 전압레벨 차이에 래칭부(550)의 제1 NAND 게이트(NAND1)의 로딩 값이 적용되지 않게 되고 제2 출력신호(OUTb)의 전압레벨 차이에 제2 NAND 게이트(NAND2)의 로딩 값이 적용되지 않게 된다.
다시 말하면, 종래에는 [수학식 3]과 [수학식 4]에서처럼 제1 및 제2 출력신 호(OUT, OUTb)에 실질적으로 래칭부의 로딩에 의한 커패시턴스가 적용되었지만, 본 발명에서는 제1 버퍼링부(532)와 제2 버퍼링부(534)의 로딩 값이 동일하기 때문에 래칭부(550)의 로딩에 의한 커패시턴스를 적용하지 않은 [수학식 1]과 [수학식 2]와 같은 수식이 적용될 수 있다.
도 6은 도 5의 분리/연결부(530)의 다른 실시예를 설명하기 위한 회로도이다.
도 6을 참조하면, 분리/연결부(530)는 제어신호(CTR)에 응답하여 제1 출력신호(OUT)를 래칭부(550)에 전달하는 제1 전달부(TG1)와, 제어신호(CTR)에 응답하여 제2 출력신호(OUTb)를 래칭부(550)에 저달하는 제2 전달부(TG2)를 구비할 수 있다.
여기서, 제어신호(CTR)는 제1 입력 클럭신호(IN)와 제2 입력 클럭신호(INb)의 비교 동작시 비활성화되고, 제1 출력신호(OUT)와 제2 출력신호(OUTb)가 예정된 전압레벨 이상 차이가 나면 활성화되는 신호이다. 그래서, 분리/연결부(530)는 제어신호(CTR)의 비활성화 구간에서 신호 비교부(510)와 래칭부(550)를 연결하는 전송라인을 분리함으로써 제1 출력신호(OUT)가 바라보는 로딩 값과 제2 출력신호(OUTb)가 바라보는 로딩 값을 동일하게 하고, 제어신호(CTR)의 활성화 구간에서 신호 비교부(510)와 래칭부(550)를 연결하는 전송라인을 연결함으로써 제1 및 제2 출력신호(OUT, OUTb)를 래칭부(550)에 전달한다.
본 발명에 따르면, 제어신호(CTR)를 활성화신호(EN)에 대응하는 신호로 사용하는 것도 가능하다. 즉, 활성화신호(EN)가 논리'하이'가 되어 신호 비교부(510)가 동작하는 동안 제어신호(CTR)는 논리'하이'가 되어 분리/연결부(530)가 전송라인의 분리 동작을 하게 되고, 활성화신호(EN)가 논리'로우'가 되어 신호 비교부(510)가 동작하지 않는 동안 제어신호(CTR)는 논리'로우'가 되어 분리/연결부(530)가 전송라인의 연결 동작을 하게 된다.
이와 같은 구성에서도 도 5에서 설명한 바와 같이 제1 출력신호(OUT)에서 바라보는 로딩 값과 제2 출력신호(OUTb)에서 바라보는 로딩 값을 동일하게 유지시켜 줄 수 있어서, 안정적으로 제1 및 제2 입력 클럭신호(IN, INb)의 듀티 비를 검출할 수 있다. 이어서, 듀티 싸이클 보정부(도시되지 않음)는 이렇게 검출된 검출신호(DET_OUT)를 제공받아 제1 및 제2 입력 클럭신호(IN, INb)의 틀어진 듀티 비를 50:50으로 맞추어 주기 위한 동작을 할 수 있다.
또한, 래칭부(550)에 저장된 전압레벨에 상관없이 제1 출력신호(OUT)에서 바라보는 로딩과 제2 출력신호(OUTb)에서 바라보는 로딩이 동일하게 때문에, 분리/연결부(530) 이후 단의 로딩 요소를 고려하지 않고 설계를 하더라도 안정적인 회로동작을 보장 받을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 본 발명은 이를 다른 종류의 트랜지스터로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되 는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 도 5의 버퍼링부에 두 개의 인버터를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 하나의 인버터를 사용하는 경우에도 적용될 뿐만 아니라 전송라인에서 바라보는 로딩 값을 동일하게 할 수 있는 모든 경우에도 적용될 수 있다.
도 1은 종래의 듀티 싸이클 보정 회로의 일부 구성을 설명하기 위한 회로도.
도 2는 도 1의 차동 감지 증폭부에 입/출력되는 신호를 설명하기 위한 타이밍도.
도 3은 도 2의 래칭부를 설명하기 위한 도면.
도 4는 도 1의 차동 감지 증폭부의 입/출력되는 신호에 래칭부에서 추가로 적용되는 커패시턴스를 고려한 타이밍도.
도 5는 본 발명에 따른 듀티 싸이클 보정 회로의 일부 구성을 설명하기 위한 회로도.
도 6은 도 5의 분리/연결부(530)의 다른 실시예를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
510 : 신호 비교부 530 : 분리/연결부
550 : 래칭부

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 활성화신호에 응답하여 동작하고, 차동으로 입력되는 제1 및 제2 입력 클럭신호의 듀티 비를 비교하여 상기 제1 및 제2 입력 클럭신호의 듀티 비에 대응하는 전압레벨을 갖는 제1 및 제2 출력신호를 출력하는 신호 비교수단;
    상기 제1 및 제2 출력신호를 버퍼링하여 출력하는 제1 및 제2 버퍼링수단; 및
    상기 제1 및 제2 버퍼링수단의 출력신호에 응답하여 상기 제1 및 제2 출력신호에 대응하는 검출신호를 출력하는 래칭수단
    을 구비하는 반도체 소자의 신호 검출 회로.
  5. 활성화신호에 응답하여 동작하고, 차동으로 입력되는 제1 및 제2 입력 클럭신호의 듀티 비를 비교하여 상기 제1 및 제2 입력 클럭신호의 듀티 비에 대응하는 전압레벨을 갖는 제1 및 제2 출력신호를 출력하는 신호 비교수단;
    상기 제1 및 제2 출력신호의 전압레벨이 예정된 전압레벨 이상 차이가 나면 활성화되는 제어신호에 응답하여 상기 제1 및 제2 출력신호를 전달하는 제1 및 제2 전달수단; 및
    상기 제1 및 제2 전달수단의 출력신호에 응답하여 상기 제1 및 제2 출력신호에 대응하는 검출신호를 출력하는 래칭수단
    을 구비하는 반도체 소자의 신호 검출 회로.
  6. 제5항에 있어서,
    상기 제어신호는 상기 활성화신호에 대응하는 논리 레벨을 가지는 것을 특징으로 하는 반도체 소자의 신호 검출 회로.
  7. 제4항 또는 제5항에 있어서,
    상기 신호 비교수단은,
    상기 제1 및 제2 입력 클럭신호를 감지하고 증폭하여 상기 제1 및 제2 출력신호를 출력하는 차동 감지 증폭부와,
    상기 활성화신호에 응답하여 상기 차동 감지 증폭부를 동작시키는 활성화부를 구비하는 반도체 소자의 신호 검출 회로.
  8. 제4항 또는 제5항에 있어서,
    상기 래칭수단은,
    해당하는 입력신호에 응답하여 셋/리셋 동작을 하는 SR 래치를 구비하는 것을 특징으로 하는 반도체 소자의 신호 검출 회로.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 활성화신호에 응답하여 동작하고, 차동으로 입력되는 제1 및 제2 입력 클럭신호의 듀티 비를 비교하여 상기 제1 및 제2 입력 클럭신호의 듀티 비에 대응하는 전압레벨을 갖는 제1 및 제2 출력신호를 출력하는 신호 비교수단;
    상기 제1 및 제2 출력신호를 버퍼링하여 출력하는 제1 및 제2 버퍼링수단; 및
    상기 제1 및 제2 버퍼링수단의 출력신호에 응답하여 상기 제1 및 제2 출력신호에 대응하는 검출신호를 출력하는 래칭수단; 및
    상기 검출신호에 응답하여 상기 제1 및 제2 입력 클럭신호의 듀티 비를 보정하는 듀티 싸이클 보정수단
    을 구비하는 반도체 소자의 듀티 싸이클 보정 회로.
  13. 활성화신호에 응답하여 동작하고, 차동으로 입력되는 제1 및 제2 입력 클럭신호의 듀티 비를 비교하여 상기 제1 및 제2 입력 클럭신호의 듀티 비에 대응하는 전압레벨을 갖는 제1 및 제2 출력신호를 출력하는 신호 비교수단;
    상기 제1 및 제2 출력신호의 전압레벨이 예정된 전압레벨 이상 차이가 나면 활성화되는 제어신호에 응답하여 상기 제1 및 제2 출력신호를 전달하는 제1 및 제2 전달수단;
    상기 제1 및 제2 전달수단의 출력신호에 응답하여 상기 제1 및 제2 출력신호에 대응하는 검출신호를 출력하는 래칭수단; 및
    상기 검출신호에 응답하여 상기 제1 및 제2 입력 클럭신호의 듀티 비를 보정하는 듀티 싸이클 보정수단
    을 구비하는 반도체 소자의 듀티 싸이클 보정 회로.
  14. 제13항에 있어서,
    상기 제어신호는 상기 활성화신호에 대응하는 논리 레벨을 가지는 것을 특징으로 하는 반도체 소자의 듀티 싸이클 보정 회로.
  15. 제12항 또는 제13항에 있어서,
    상기 신호 비교수단은,
    상기 제1 및 제2 입력 클럭신호를 감지하고 증폭하여 상기 제1 및 제2 출력신호를 출력하는 차동 감지 증폭부와,
    활성화신호에 응답하여 상기 차동 감지 증폭부를 동작시키는 활성화부를 구비하는 반도체 소자의 듀티 싸이클 보정 회로.
  16. 제12항 또는 제13항에 있어서,
    상기 래칭수단은,
    해당하는 입력신호에 응답하여 셋/리셋 동작을 하는 SR 래치를 구비하는 것을 특징으로 하는 반도체 소자의 듀티 싸이클 보정 회로.
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