KR100587190B1 - 위상 검출회로 - Google Patents

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Abstract

입력신호와 외부 조건의 변화에 따른 오프셋의 변화를 감소시킨 위상 검출회로가 개시된다. 본 발명에 의한 위상 검출회로는 클록신호 및 제1 제어신호에 응답하여 비반전 입력신호를 반전 출력하여 제1 차동입력신호를 출력한 후 비반전 입력신호를 차단하는 제1 제어인버터, 클록신호 및 제2 제어신호에 응답하여 반전 입력신호를 반전 출력하여 제2 차동입력신호를 출력한 후 반전 입력신호을 차단하는 제2 제어인버터, 클록신호에 응답하여 제1 및 제2 차동입력신호들을 차동증폭하여 제1 및 제2 차동출력신호들을 제1 및 제2 제어신호로 각각 출력하는 차동증폭기, 제1 및 제2 차동출력신호들을 래치하여 제1 및 제2 래치출력신호들을 생성하는 출력부하 래치, 제1 및 제2 래치출력신호들을 래치하여 비반전 및 반전입력신호들과 클록신호의 위상차 검출신호로 출력하는 출력래치를 구비한 것을 특징으로 한다.

Description

위상 검출회로{CIRCUIT FOR DETECTING PHASE}
도1은 위상 검출기의 개념을 설명하기 위한 파형도이다.
도2는 종래 기술에 의한 위상 검출기를 설명하기 도면이다.
도3은 종래 기술에 의한 위상 검출회로를 도시한 도면이다.
도4는 도3에 CMOS로 구성된 위상 검출회로를 논리회로로 구현한 일실시예이다.
도5는 본 발명에 의한 위상 검출기의 개념도이다.
도6은 본 발명에 의한 위상 검출기의 내부 블록도이다.
도7은 본 발명의 일실시예에 의한 위상 검출회로를 도시한 도면이다.
도8은 도7에 도시된 위상 검출회로의 동작상태를 설명하기 위한 파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
310, 720 : 차동증폭기 320, 730 : 출력부하 래치
330, 740 : 출력래치 700 : 제1 제어인버터
710 : 제2 제어인버터
본 발명은 위상 검출회로에 관한 것으로서, 보다 상세하게는 입력신호와 외부 조건의 변화에 따른 오프셋의 변화를 감소시킨 위상 검출회로에 관한 것이다.
지연고정루프(DLL; Delay Locked Loop) 또는 위상고정루프(PLL; Phase Locked Loop)에서는 입력되는 외부 클록신호와 내부 클록신호의 위상차를 검출하기 위한 위상 검출회로를 포함한다. 지연고정루프(DLL)는 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 메모리 등에 적용되고 있다.
일반적으로, 반도체 장치는 고속으로 동작하기 위하여 외부에서 공급되는 클록신호를 수신하여 내부에서 필요로 하는 클록신호를 생성한다. 상기 과정에서 반도체 장치에 포함된 각각의 장치에 의하여 필연적으로 위상차가 발생하게 된다. 따라서, 2진화된 클록을 이용하는 디지털 신호전송에 있어서 입력신호가 '로우'의 논리값을 의미하는지 '하이'의 논리값을 의미하는지에 관한 명확한 구분을 필요로 한다. 이는 각각의 클록의 시작점 및 종료점을 명확히 해주어야 함을 의미한다.
위상 검출기는 일종의 비교기로서 두 개의 신호를 입력받고 상기 두 신호의 위상차를 비교하여 그 차이에 해당하는 특정한 클록을 발생시킨다. 상기 두 신호 중 하나의 신호를 기준신호로 사용하여 비교하고자 하는 신호가 기준신호에 선행되어 천이가 발생하는 경우와 기준신호가 천이된 이후에 천이가 발생하는 경우에서 서로 역의 값을 갖는 클록을 발생시킨다.
도1은 위상 검출기의 개념을 설명하기 위한 파형도이다.
위상 검출기는 두 개의 주파수 신호를 입력받고 두 개의 주파수 사이의 존재하는 위상차를 검출하기 위하여 사용된다. 상기한 바와 같이 위상 검출기는 두 신호의 차이를 비교하여 그 차이에 해당하는 특정한 클록을 발생시키는데 도1에 도시된 파형도를 참고하면, 위상 검출기의 출력은 두 입력신호 위상 차이에 의존한 펄스가 출력된다. 펄스의 크기는 일정하지만 두 신호의 차이에 따라 펄스의 폭이 달라지고, 두 신호가 서로 어긋나는 순서에 따라 역전된 부호로 출력된다. 이러한 원리를 이용하여 본래 출력하고자 하는 신호파형과 현재 출력되고 있는 신호파형의 차이가 정량적으로 도출될 수 있다.
도2는 종래 기술에 의한 위상 검출기를 설명하기 도면이다.
도2를 참고하면, 종래 기술에 의한 위상 검출기는 비반전 입력신호(IN)과 반전 입력신호(INB)를 입력받고, 상기 비반전 입력신호(IN)와 클록신호(CLK)의 위상차를 비교하여 그 결과를 출력한다.
도3은 종래 기술에 의한 위상 검출회로를 도시한 도면이다.
도3을 참고하면, 종래 기술에 의한 위상 검출회로는 클록신호(CLK)에 응답하여 제1 노드(ND1)와 제2 노드(ND2) 사이의 위상차를 차동증폭하여 출력하는 차동증폭기(310), 제1 노드(ND1)에 연결되는 제1 씨모스 인버터(322)와 제2 노드(ND2)에 연결되는 제2 씨모스 인버터(324)의 각각의 출력이 상호간의 입력으로 제공되는 출력부하 래치(320) 및 제1 및 제2 씨모스 인버터(322, 324)의 출력신호를 래치하는 출력래치(330)를 포함한다.
차동증폭기(310)는 클록신호(CLK)가 '로우'의 논리값을 갖는 경우 제1 노드 및 제2 노드(ND1, ND2)를 전원전압에 의해 고전위로 형성한다. 또한, 클록신호(CLK)가 '하이'의 논리값을 갖는 경우 엔모스 트랜지스터(N0)는 턴-온 되고 비반전 입력신호(IN) 및 반전 입력신호(INB)에 의해 엔모스 트랜지스터들(N1, N2) 중 하나가 선택적으로 턴-온 됨으로써 제1 노드와 제2 노드에 전위차가 형성되도록 한다.
출력부하 래치(320)는 제1 씨모스 인버터(322)와 제2 씨모스 인버터(324)로 구성된다. 또한, 제1 씨모스 인버터(322)의 출력(Vo)는 제2 씨모스 인버터(324)의 입력으로 제공되고, 제2 씨모스 인버터(324)의 출력(Vob)은 제1 씨모스 인버터(322)의 입력으로 제공되는 크로스 커플(Cross-Coupled)된 형태로 구성된다. 클록신호(CLK)가 '하이'의 논리값을 갖는 경우에 있어서 제1 씨모스 인버터(322)는 비반전 입력신호(IN)가 '하이'의 논리값을 갖는 경우에 Vo는 '로우'의 논리값으로 된다. 이는 제2 씨모스 인버터(324)에 포함된 피모스 트랜지스터(P0)를 턴-온 하여 Vob의 전위를 더욱 상승시켜 출력래치(330)로 제공한다. 제2 씨모스 인버터(324)는 반전 입력신호(INB)가 '하이'의 논리값을 갖는 경우에 Vob가 '로우'의 논리값으로 되어 제1 씨모스 인버터에 포함된 피모스 트랜지스터(P1)를 턴-온 하여 Vo의 전위를 더욱 상승시켜 출력래치(330)로 제공한다. 반전 및 비반전 입력신호(IN, INB)가 동시에 입력되기 때문에 제1 씨모스 인버터와 제2 씨모스 인버터의 출력은 클록신호가 '하이'의 논리값을 갖는 경우 일측이 항상 반전된 출력신호가 발생된다.
출력래치(330)는 2개의 낸드 게이트(332, 334)가 서로 크로스 커플된 형상으로 형성된다. 즉, 낸드 게이트(332)의 출력은 낸드 게이트(334)의 입력으로 제공되 고, 낸드 게이트(334)의 출력은 낸드 게이트(332)의 입력으로 제공되는 형태로 형성된다. 출력래치(330)는 제1 씨모스 인버터의 출력(Vo) 및 제2 씨모스 인버터의 출력(Vob)의 논리값을 저장하고, 저장된 신호를 위상 검출신호로 출력한다.
도4는 도3에 CMOS로 구성된 위상 검출회로를 로직회로로 구현한 일실시예이다.
도4를 참고하면, 종래 기술에 의한 위상 검출회로는 클록신호(CLK)와 비반전 입력신호(IN) 및 반전 입력신호를 입력받는 낸드 게이트(420)의 출력결과를 입력받는 낸드 게이트(410), 클록신호(CLK)와 반전 입력신호(INB) 및 비반전 입력신호를 입력받는 낸드 게이트(410)의 출력결과를 입력받는 낸드 게이트(420), 낸드 게이트(420)의 출력결과와 낸드 게이트(430)의 출력결과를 입력받는 낸드 게이트(440) 및 낸드 게이트(410)의 출력결과와 낸드 게이트(440)의 출력결과를 입력받는 낸드 게이트(430)를 포함한다. 클록신호(CLK)가 '로우'의 논리값을 갖는 경우 Vo, Vob는 항상 '하이'의 논리값을 갖고, Vo 및 Vob의 레벨에 의한 논리값을 낸드 게이트(430)와 낸드 게이트(440)가 상호 크로스 커플된 래치에 의해 저장하고, 이전 클록에서 저장된 논리값을 위상 검출신호로 출력한다. 또한 클록신호(CLK)가 '하이'의 논리값을 갖는 경우에는 비반전 및 반전 입력신호(IN, INB)에 의해 도3에 도시된 위상 검출회로와 동일한 원리로 Vo와 Vob의 전위차가 형성되고, 형성된 각각의 전위는 낸드 게이트(430) 및 낸드 게이트(440)로 전송되어 위상 검출신호를 출력한다.
지연고정루프(DLL)에 사용되는 위상 검출회로는 오프셋(Offset)이 매우 작아 야 하며 입력신호와 외부 조건의 변화에 둔감해야 지연고정루프(DLL)로 인한 수율 감소 및 성능 감소의 예방이 가능하다. 그러나 상기 종래 기술과 같은 위상 검출회로는 클록신호(CLK)가 '로우'의 논리값에서 '하이'의 논리값으로 천이하는 경우나 '하이'의 논리값에서 '로우'의 논리값으로 천이하는 경우 입력신호의 변화에 따라서 출력신호의 변화를 유도하는 문제점이 발생된다.
또한, 입력신호가 클록신호의 천이되는 구간에서 동시에 천이가 발생하는 경우 출력신호의 변화의 예측이 어렵게 된다.
또한, 반도체 공정에 의한 변화 또는 동작 조건에서의 전압 및 온도에 따라 출력신호가 입력신호의 문턱(threshold) 전압에 민감하게 변화되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 입력신호의 변화에 의해 출력신호의 변화의 발생을 방지하는 위상 검출회로를 제공하는데 있다.
본 발명의 제2 목적은 위상 검출회로에 있어서 입력신호의 변화에 의해 출력신호의 변화의 발생을 방지하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 클록신호 및 제1 제어신호에 응답하여 비반전 입력신호를 반전 출력하여 제1 차동입력신호를 출력한 후 비반전 입력신호를 차단하는 제1 제어인버터, 클록신호 및 제2 제어신호에 응답하여 반전 입력신 호를 반전 출력하여 제2 차동입력신호를 출력한 후 반전 입력신호을 차단하는 제2 제어인버터, 클록신호에 응답하여 제1 및 제2 차동입력신호들을 차동증폭하여 제1 및 제2 차동출력신호들을 제1 및 제2 제어신호로 각각 출력하는 차동증폭기, 제1 및 제2 차동출력신호들을 래치하여 제1 및 제2 래치출력신호들을 생성하는 출력부하 래치, 제1 및 제2 래치출력신호들을 래치하여 비반전 및 반전입력신호들과 클록신호의 위상차 검출신호로 출력하는 출력래치를 구비한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도5는 본 발명에 의한 위상 검출기의 개념을 설명하기 위한 도면이다.
도5를 참고하면, 본 발명에 의한 위상 검출기는 비반전 입력신호(IN)와 반전 입력신호(INB)는 클록신호에 의해 제어되는 3상 버퍼(Tri-state buffer)를 통하여 위상 검출기로 입력된다. 클록신호가 '하이'로 천이하면 비반전 입력신호(IN) 및 반전 입력신호(INB)의 입력은 차단되고, 클록신호에 의해 위상 검출기 내부에서 형성되는 전위차에 이용하여 위상차를 비교하고 그 결과를 출력한다.
도6은 본 발명에 의한 위상 검출기를 도시한 블록도이다.
도6을 참고하면, 본 발명에 의한 위상 검출기는 제1 제어인버터(610), 제2 제어인버터(620), 차동증폭기(630), 출력부하 래치(640) 및 출력래치(650)를 포함한다.
제1 제어인버터(610)는 클록신호(CLK), 비반전 입력신호(IN) 및 차동증폭기(630)의 출력신호인 제1 제어신호를 입력받고, 제1 차동입력신호를 출력하여 차동 증폭기(630)로 제공한다.
제2 제어인버터(620)는 클록신호(CLK), 반전 입력신호(INB) 및 차동증폭기(630)의 출력신호인 제2 제어신호를 입력받고, 제2 차동입력신호를 출력하여 차동증폭기(630)로 제공한다.
차동증폭기(630)는 제1 및 제2 차동입력신호를 입력받아 차동증폭하여 제1 제어인버터 및 제2 제어인버터에 제1 및 제2 차동출력신호들을 제1 및 제2 제어신호로 각각 제공한다.
출력부하 래치(640)는 제1 및 제2 차동출력신호들을 래치하고, 차동증폭기(630)에서 형성된 전위차에 의해 출력부하의 전위들의 전위차를 증폭한다.
출력 래치(650)는 출력부하 래치(640)에서 형성된 출력부하의 전위들을 래치하여 반전 및 비반전 입력신호들과 클록신호의 위상 검출신호를 출력한다.
도7은 본 발명의 일실시예에 의한 위상 검출회로를 도시한 도면이다.
도7을 참고하면, 본 발명에 의한 위상 검출회로는 제1 제어인버터(700) 및 제2 제어인버터(710), 차동증폭기(720), 출력부하 래치(730) 및 출력 래치(740)를 포함한다.
제1 제어인버터(700)는 클록신호(CLK) 및 제1 제어신호(Vs)에 응답하여 비반전 입력신호(IN)를 반전 출력하여 제1 차동입력신호(Vt)를 출력한 후 입력을 차단한다. 제1 제어인버터(700)는 일실시예로 클록신호(CLK)를 제어신호로 입력받는 피모스 트랜지스터(P4), 피모스 트랜지스터(P4)와 직렬로 연결되고 제1 제어신호(Vs)를 입력받는 엔모스 트랜지스터(N5) 및 엔모스 트랜지스터(N5)와 직렬로 연결되고 비반전 입력신호를 제어신호로 입력받는 엔모스 트랜지스터(N7)를 포함한 구조로 형성된다.
제2 제어인버터(710)는 클록신호(CLK) 및 제2 제어신호(Vsb)에 응답하여 반전 입력신호(INB)를 반전 출력하여 제1 차동입력신호(Vtb)를 출력한 후 입력을 차단한다. 제2 제어인버터(710)는 일실시예로 클록신호(CLK)를 제어신호로 입력받는 피모스 트랜지스터(P5), 피모스 트랜지스터(P5)와 직렬로 연결되고 제2 제어신호(Vsb)를 입력받는 엔모스 트랜지스터(N6) 및 엔모스 트랜지스터(N6)와 직렬로 연결되고 반전 입력신호(INB)를 제어신호로 입력받는 엔모스 트랜지스터(N8)를 포함한 구조로 형성된다.
차동증폭기(720)는 클록신호(CLK)에 응답하여 제1 및 제2 차동입력신호(Vt, Vtb)들을 차동증폭하여 제1 및 제2 차동출력신호들(Vs, Vsb)을 제1 및 제2 제어신호로 각각 출력한다. 일실시예로 차동증폭기(720)는 제1 차동입력신호(Vt)를 제어신호로 입력받는 엔모스 트랜지스터(N1)과 제2 차동입력신호(Vtb)를 제어신호로 입력받는 엔모스 트랜지스터(N2) 및 클록신호(CLK)를 제어신호로 입력받고 엔모스 트랜지스터들(N1, N2)과 직렬로 연결되는 엔모스 트랜지스터(N0)를 포함한 구조로 형성된다. 차동증폭기(720)는 클록신호(CLK)가 '하이'의 논리값을 갖는 경우 제1 및 제2 차동입력신호(Vt, Vtb)에 의해 형성되는 제1 및 제2 차동출력신호들(Vs, Vsb)을 제1 및 제2 제어인버터(700, 710)의 제1 및 제2 제어신호로 제공한다.
출력부하 래치(730)는 클록신호(CLK)에 응답하여 차동증폭기의 제1 차동출력신호(Vs) 및 제2 차동출력신호(Vsb)를 래치하여 제1 및 제2 래치출력신호들을 출력 한다. 출력부하 래치(730)은 일실시예로 클록신호(CLK)를 제어신호로 입력받는 피모스 트랜지스터(P2)와 피모스 트랜지스터(P2)와 연결되고 피모스 트랜지스터(P0)와 엔모스 트랜지스터(N3)가 직렬로 연결된 제1 인버터(732) 및 클록신호(CLK)를 제어신호로 입력받는 피모스 트랜지스터(P3)와 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N4)가 직렬로 연결된 제2 인버터(734)로 형성된다. 제1 인버터(732)에 포함되는 각각의 모스 트랜지스터(P0, N3)에는 제2 인버터(734)의 출력전압인 제4 노드(ND4)의 전압(Vob)이 제어신호로 제공된다. 또한, 제2 인버터(734)에 포함되는 각각의 모스 트랜지스터(P1, N4)에는 제1 인버터(732)의 출력전압인 제3 노드(ND3)의 전압(Vo)이 제어신호로 제공된다. 즉, 각각의 출력이 상호간의 입력으로 제공되는 크로스 커플된 형태로 형성된다.
출력래치(740)는 낸드 게이트들(642, 644)의 출력이 크로스 커플된 형태로 형성된다. 낸드 게이트(742)에는 제3 노드(ND3)의 출력전압(Vo)의 레벨에 따른 논리값과 낸드 게이트(744)의 출력 논리값이 입력된다. 또한, 낸드 게이트(644)에는 제4 노드(ND4)의 출력전압(Vob)의 레벨에 따른 논리값과 낸드 게이트(742)의 출력 논리값이 입력된다.
도8은 본 발명에 의한 위상 검출기의 동작상태를 설명하기 위한 파형도이다.
이하에서는 도7 및 도8을 참고하여 본 발명에 의한 위상 검출기의 동작상태를 설명한다.
비반전 입력신호(IN)와 클록신호(CLK)의 변화에 따른 출력신호들의 결과를 살펴보면 다음과 같다.
우선 도8에 도시된 D구간의 참조하면, 클록신호(CLK)가 '하이'의 논리값으로 입력되는 경우에서 비반전 입력신호(IN)가 '로우'의 논리값으로 입력되는 경우에는 엔모스 트랜지스터(N7)는 턴-오프 된다. 또한, 반전 입력신호(INB)가 '하이'의 논리값으로 입력되어 엔모스 트랜지스터(N8)은 턴-온 된다. 클록신호(CLK)가 '하이'의 논리값이기 때문에 피모스 트랜지스터들(P2, P3, P4, P5)은 턴-오프 된다. 따라서, Vt 및 Vtb, Vo 및 Vob는 이전 클록에서 제공된 전원전압에 의하여 초기상태는 고전위로 유지된다. Vt와 Vtb는 고전위를 갖기 때문에 제1 및 제2 차동입력신호(Vt, Vtb)를 각각 제공받는 차동증폭기(720)의 엔모스 트랜지스터들(N1, N2)은 턴-온 된다. 또한, Vo와 Vob도 고전위를 갖기 때문에 제1 인버터 및 제2 인버터의 엔모스 트랜지스터들(N3, N4)도 턴-온 된다. 클록신호(CLK)에 의해 엔모스 트랜지스터(N0)도 턴-온 되어 있다. 상기 조건하에서 우선 Vob에 의해 고전위로 형성되는 제2 노드(ND2)의 전압(Vsb)은 엔모스 트랜지스터(N6)를 턴-온 시킨다. 또한, 반전 입력신호(INB)에 의해 엔모스 트랜지스터(N8)가 턴-온 되기 때문에 제6 노드(ND6)의 전압 Vtb는 '로우' 레벨로 하강된다. Vtb의 전압이 엔모스 트랜지스터(N2)의 문턱(threshold) 전압 이하로 하강되는 경우 엔모스 트랜지스터(N2)는 턴-오프 되어 제 2 노드의 전압 Vsb는 초기상태의 전압 레벨보다 낮은 전압 레벨로 유지되고 Vob도 초기상태의 전위보다는 낮은 전압 레벨을 갖으나 전압 레벨은 '하이'의 논리값으로 형성된다. 동일한 원리로 비반전 입력신호(IN)에 의해 엔모스 트랜지스터(N7)가 턴-오프가 되고 Vo에 의해 고전위로 형성되는 제1 노드(ND1)의 전압 Vs에 의해 엔모스 트랜지스터(N5)는 턴-온되고 Vt는 이전 클록에서 제공된 전원전압에 의하여 고전위로 유지된다. 따라서, 엔모스 트랜지스터(N1)는 턴-온되고 클록신호(CLK)에 의해 엔모스 트랜지스터(N0)도 턴-온 되어 전류가 계속적으로 엔모스 트렌지스터(N0)를 통하여 빠져나가기 때문에 제1 노드(ND1)의 전위는 점차적으로 하강하게 되어 결국 Vo는 낮은 전위로 형성된다. Vo가 낮은 전위로 형성되면 Vo를 제어신호로 입력받는 제2 인버터(734)의 피모스 트랜지스터(P1)는 턴-온 되고 엔모스 트랜지스터(N4)는 턴-오프되어 Vob의 전위는 피모스 트랜지스터(P0)와 연결된 전원전압에 의하여 그 전위가 더욱 높게 형성된다. 제1 래치출력신호(Vo)와 제2 래치출력신호(Vob)의 전압 레벨은 출력래치(740)로 전송된다. 출력래치(740)는 비반전 위상검출신호(OUT)를 '로우'의 논리값으로 출력하고, 반전 위상검출신호(OUTB)를 '하이'의 논리값으로 출력하여 다음클록에서 상기 상태를 소정 시간 유지하여 출력한다. 이는 클록신호(CLK)가 비반전 입력신호(IN)에 선행하여 천이함을 의미한다.
즉, 클록신호(CLK)의 천이가 일어난 후에 비반전 입력신호(IN)의 천이가 발생되어 입력된 경우에 있어서 그 차이에 해당하는 만큼의 반전 위상검출신호(OUTB)가 출력되어 비반전 입력신호(IN)와 클록신호(CLK)와의 위상차를 정량적으로 도출해 낼 수 있다.
다음으로 도8의 B구간을 참고하면, 클록신호(CLK)가 '하이'의 논리값으로 입력되는 경우에 있어서 비반전 입력신호(IN)가 '하이'의 논리값으로 입력되는 경우에는 엔모스 트랜지스터(N7)은 턴-온 된다. 또한, 반전 입력신호(INB)가 '로우'의 논리값으로 입력되어 엔모스 트랜지스터(N8)는 턴-오프 된다. 클록신호(CLK)가 '하이'의 논리값을 갖는 경우 피모스 트랜지스터들(P2, P3, P4, P5)은 턴-오프 된다. 따라서, Vt 및 Vtb, Vo 및 Vob는 이전 클록에서 제공된 전원전압에 의하여 초기상태는 고전위로 유지된다. Vt와 Vtb는 고전위로 형성되기 때문에 엔모스 트랜지스터들(N1, N2)은 턴-온 된다. 또한, Vo와 Vob도 고전위이기 때문에 엔모스 트랜지스터들(N3, N4)도 턴-온 된다. 클록신호(CLK)에 의해 엔모스 트랜지스터(N0)도 턴-온 되어 있다. 상기 조건하에서 우선 Vob에 의해 고전위로 형성되는 제2 노드(ND2)의 전압(Vsb)에 의해 엔모스 트랜지스터(N6)가 턴-온 되나 반전 입력신호(INB)에 의해 엔모스 트랜지스터(N8)는 턴-오프 된다.
또한, 비반전 입력신호(IN)에 의해 엔모스 트랜지스터(N7)가 턴-온 되기 때문에 Vt는 '로우' 레벨로 하강된다. Vt의 전압이 엔모스 트랜지스터(N1)의 문턱 전압 이하로 하강되는 경우 엔모스 트랜지스터(N1)는 턴-오프 되어 제 1 노드의 전압 Vs는 소정의 전압 레벨로 유지되고 Vo는 초기상태의 전위보다는 낮은 전압 레벨을 갖으나 전압 레벨은 '하이'의 논리값으로 형성된다. 동일한 원리로 반전 입력신호(INB)에 의해 엔모스 트랜지스터(N8)가 턴-오프가 되고 Vob에 의해 고전위를 갖는 제2 노드(ND2)의 전압 Vsb에 의해 엔모스 트랜지스터(N6)는 턴-온 되고 Vtb는 이전 클록에서 제공된 전원전압에 의하여 고전위로 유지된다. 따라서, 엔모스 트랜지스터(N2)는 턴-온 되고 클록신호(CLK)에 의해 엔모스 트랜지스터(N0)도 턴-온 되어 전류가 계속적으로 엔모스 트렌지스터(N0)를 통하여 빠져나가기 때문에 제2 노드(ND2)의 전위는 점차적으로 하강하게 되어 결국 Vob는 낮은 전위로 형성된다. Vob가 낮은 전위로 형성되면 Vob를 제어신호로 입력받는 제1 인버터(732)의 피모스 트랜지스터(P0)는 턴-온 되고 엔모스 트랜지스터(N3)는 턴-오프되어 Vo의 전위는 피 모스 트랜지스터(P0)와 연결된 전원전압에 의하여 그 전위가 더욱 높게 형성된다. Vo와 Vob의 전압 레벨은 출력래치(740)로 전송되고, 래치(740)는 비반전 위상검출신호(OUT)는 '하이'의 논리값으로 출력하고, 반전 위상검출신호(OUTB)는 '로우'의 논리값으로 출력하고 다음클록에서 상기 상태를 소정 시간 유지하여 출력한다. 이는 비반전 입력신호(IN)가 천이한 후에 클록신호가 천이함을 의미한다.
즉, 비반전 입력신호(IN)의 천이가 발생되어 입력된 후에 클록신호(CLK)의 천이가 일어난 경우에 있어서 그 차이에 해당하는 만큼의 비반전 위상검출신호(OUT)가 출력되어 비반전 입력신호(IN)와 클록신호(CLK)와의 위상차를 정량적으로 도출해 낼 수 있다.
도8에 도시된 A와 C구간의 참조하면, 클록신호(CLK)가 '로우'의 논리값으로 입력되는 경우에는 클록신호(CLK)에 의해 피모스 트랜지스터들(P2, P3, P4, P5)은 턴-온 되고, 엔모스 트랜지스터(N0)는 턴-오프 된다. Vt 및 Vtb와 Vo 및 Vob는 전원전압에 의해 고전위로 형성된다. Vob에 의해 제1 인버터(732)에 포함되는 엔모스 트랜지스터(N3)는 턴-온 되고, Vo에 의해 제2 인버터(734)에 포함되는 엔모스 트랜지스터(N4)도 턴-온 된다. 따라서 제1 노드(ND1)과 제2 노드(ND2)는 고전위로 형성되고 이는 엔모스 트랜지스터들(N5, N6)를 턴-온 시킨다.
상기 조건하에서 비반전 입력신호(IN)가 '하이'의 논리값으로 입력되는 경우(C구간) 엔모스 트랜지스터(N7)은 턴-온 되어 제5 노드(ND5)의 전위(Vt)는 하강한다. Vt가 엔모스 트랜지스터(N1)의 문턱 전압보다 낮아지는 경우 엔모스 트랜지스터(N1)는 턴-오프 되고, 제1 노드의 전위(Vs)는 소정의 '하이' 레벨로 유지된다. 따라서, Vo도 '하이'의 전위 레벨로 형성된다. 또한, 반전 입력신호(INB)는 '로우'의 논리값으로 입력되고 엔모스 트랜지스터(N8)은 턴-오프 된다. 제 6노드(ND6)의 전위(Vtb)는 이전 클록에서의 전위를 유지한다. 따라서, 엔모스 트랜지스터들(N2, N6)는 턴-온 되나 클록신호(CLK)에 의해 엔모스 트랜지스터(N0)가 턴-오프되어 Vsb의 전위는 Vs의 전위보다 조금 낮은 소정의 '하이' 레벨로 유지된다. 따라서, Vob의 전위도 '하이' 의 전위 레벨로 형성된다. Vo와 Vob의 전위 레벨은 래치(740)로 전송되고, 래치(740)에는 낸드 게이트들(742, 744)에 동시에 '하이'의 논리값이 전송되어 이전클록에서의 출력값을 유지한 위상 검출신호가 외부로 전달된다.
또한, 클록신호(CLK)가 '로우'의 논리값을 갖는 경우에 있어서 비반전 입력신호(IN)가 '로우'의 논리값으로 입력되는 경우(A구간)에 있어서도 상기 비반전 입력신호(IN)이 '하이'의 논리값으로 입력되는 경우와 동일한 원리로 위상 검출신호가 발생한다. 즉, 비반전 입력신호(IN)의 '로우'로 입력되는 경우에는 피모스 트랜지스터들(P4, P5)에 의해 Vt 및 Vtb가 동일한 전위를 갖도록 프리-차지(pre-charge) 한다.
본 발명에 의한 위상 검출기는 입력신호의 전달 경로상에 엔모스 트랜지스터를 추가로 구비하여 선택적으로 활성상태로 변화시킴으로써 입력신호에 의한 출력신호의 변화를 방지한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명에 따르면, 입력신호의 변화를 출력신호로 전달할 때, 추가적인 입력신호의 변화를 방지함으로써 위상 검출기의 불확정한 동작구간을 줄일 수 있다.
또한, 본 발명에 의한 회로는 공정 과정 및 사용환경의 변화에 둔감하여 DLL에 사용 시 수율 감소 및 성능 저하의 문제점을 방지할 수 있다.
또한, 입력신호의 전달 경로상에 엔모스 트랜지스터를 추가로 구비하여 선택적으로 활성상태로 변화시킴으로써 입력신호에 의한 출력신호의 변화를 방지할 수 있다.

Claims (16)

  1. 클록신호 및 제1 제어신호에 응답하여 비반전 입력신호를 반전 출력하여 제1 차동입력신호를 출력한 후 상기 비반전 입력신호를 차단하는 제1 제어인버터;
    클록신호 및 제2 제어신호에 응답하여 반전 입력신호를 반전 출력하여 제2 차동입력신호를 출력한 후 상기 반전 입력신호을 차단하는 제2 제어인버터;
    클록신호에 응답하여 상기 제1 및 제2 차동입력신호들을 차동증폭하여 제1 및 제2 차동출력신호들을 상기 제1 및 제2 제어신호로 각각 출력하는 차동증폭기;
    상기 제1 및 제2 차동출력신호들을 래치하여 제1 및 제2 래치출력신호들을 생성하는 출력부하 래치; 및
    상기 제1 및 제2 래치출력신호들을 래치하여 위상 검출신호로 출력하는 출력래치를 구비한 것을 특징으로 하는 위상 검출회로.
  2. 제1 항에 있어서, 상기 제1 제어인버터는
    상기 클록신호의 제1 레벨에서는 비반전 입력신호를 반전시켜 제1 차동입력신호로 출력하여 상기 차동증폭기로 제공하고,
    상기 클록신호의 제2 레벨에서는 소정의 레벨로 유지된 제1 차동입력신호를 출력하여 상기 차동증폭기로 제공하고, 비반전 입력신호를 차단하는 것을 특징으로 하는 위상 검출회로.
  3. 제2 항에 있어서, 상기 제1 제어인버터는
    상기 클록신호의 제1 레벨에서 활성화되는 제1 피모스 트랜지스터와 상기 제1 제어신호에 제2 레벨에서 활성화되는 제1 엔모스 트랜지스터 및 비반전 입력신호의 제2 레벨에서 활성화되는 제2 엔모스 트랜지스터들이 직렬로 연결된 구조로 형성되는 것을 특징으로 하는 위상 검출회로.
  4. 제3 항에 있어서, 상기 제1 제어인버터는
    상기 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터 사이에 형성되는 노드의 전압 레벨을 제1 차동입력신호로 출력하는 것을 특징으로 하는 위상 검출회로.
  5. 제1 항에 있어서, 상기 제2 제어인버터는
    상기 클록신호의 제1 레벨에서는 반전 입력신호를 반전시켜 제2 차동입력신호로 출력하여 상기 차동증폭기로 제공하고,
    상기 클록신호의 제2 레벨에서는 소정의 레벨로 유지된 제2 차동입력신호를 출력하여 상기 차동증폭기로 제공하고, 반전 입력신호를 차단하는 것을 특징으로 하는 위상 검출회로.
  6. 제5 항에 있어서, 상기 제2 제어인버터는
    상기 클록신호의 제1 레벨에서 활성화되는 제2 피모스 트랜지스터와 상기 제 1 제어신호에 제2 레벨에서 활성화되는 제3 엔모스 트랜지스터 및 비반전 입력신호의 제2 레벨에서 활성화되는 제4 엔모스 트랜지스터들이 직렬로 연결된 구조로 형성되는 것을 특징으로 하는 위상 검출회로.
  7. 제6 항에 있어서, 상기 제2 제어인버터는
    상기 제2 피모스 트랜지스터와 제3 엔모스 트랜지스터 사이에 형성되는 노드의 전압 레벨을 상기 제2 차동입력신호로 출력하는 것을 특징으로 하는 위상 검출회로.
  8. 제1 항에 있어서, 상기 차동증폭기는
    상기 클록신호의 제1 레벨에서 활성화되는 바이어스 전류소스를 포함하는 것을 특징으로 하는 위상 검출회로.
  9. 제1 항에 있어서, 상기 출력부하 래치는
    제1 씨모스 인버터와 제2 씨모스 인버터로 구성되고, 제1 씨모스 인버터의 출력이 제2 씨모스 인버터의 제어신호로 제공되고, 제2 씨모스 인버터의 출력이 제1 씨모스 인버터의 제어신호로 제공되는 형태로 형성되는 것을 특징으로 하는 위상 검출회로.
  10. 제1 항에 있어서, 상기 출력래치는
    제1 낸드 게이트 및 제2 낸드 게이트로 구성되고, 제1 낸드 게이트의 출력은 제2 낸드 게이트의 입력으로 제공되고, 제2 낸드 게이트의 출력은 제1 낸드 게이트의 입력으로 제공되는 것을 특징으로 하는 위상 검출회로.
  11. 클록신호와 제1 제어신호에 응답하여 비반전 입력신호를 반전 출력하여 제1차동입력신호를 출력한 후 상기 비반전 입력신호를 차단하는 제1 단계;
    클록신호와 제2 제어신호에 응답하여 반전 입력신호를 반전 출력하여 제2 차동입력신호를 출력한 후 상기 반전 입력신호를 차단하는 제2 단계;
    클록신호에 응답하여 상기 제1 및 제2 차동입력신호들을 차동증폭하여 제1 및 제2 차동출력신호들을 상기 제1 및 제2 제어신호로 각각 출력하는 제3 단계;
    상기 제1 및 제2 차동출력신호들을 래치하여 제1 및 제2 래치출력신호들을 생성하는 제4 단계; 및
    상기 제1 및 제2 래치출력신호들을 래치하여 위상차 검출신호로 출력하는 제5 단계를 구비한 것을 특징으로 하는 위상 검출방법.
  12. 제11 항에 있어서, 상기 제1 단계는
    상기 클록신호의 제1 레벨에서는 상기 제1 차동입력신호를 제2 레벨로 유지하고,
    상기 클록신호의 제2 레벨에서는 상기 비반전 입력신호를 상기 제1 차동입력 신호로 출력한 후 상기 제1 제어신호에 의해 상기 비반전 입력신호를 차단하는 것을 특징으로 하는 위상 검출방법.
  13. 제11 항에 있어서, 상기 제2 단계는
    상기 클록신호의 제1 레벨에서는 상기 제2 차동입력신호를 제2 레벨로 유지하고,
    상기 클록신호의 제2 레벨에서는 반전 입력신호를 상기 제2 차동입력신호로 출력한 후 상기 제2 제어신호에 의해 상기 반전 입력신호를 차단하는 것을 특징으로 하는 위상 검출방법.
  14. 제 11 항에 있어서, 상기 제3 단계는
    상기 클록신호의 제1 레벨에서는 상기 제1 및 제2 차동입력신호들을 차동증폭하여 출력되는 제1 및 제2 차동출력신호들을 상기 제1 및 제2 제어신호로 각각 출력하고,
    상기 클록신호의 제2 레벨에서는 비 활성화 상태로 형성하는 것을 특징으로 하는 위상 검출방법.
  15. 제11항에 있어서, 상기 제4 단계는
    상기 클록신호에 응답하여 상기 제1 래치출력신호를 상기 제2 래치출력신호를 생성하기 위한 입력신호로 제공하고, 상기 제2 래치출력신호를 상기 제1 래치출 력신호를 생성하기 위한 입력신호로 제공하는 것을 특징으로 하는 위상 검출방법.
  16. 제11항에 있어서, 상기 제5 단계는
    상기 제1 래치출력신호와 상기 위상 검출신호를 논리 연산한 반전 위상 검출신호와, 상기 제2 래치출력신호와 상기 반전 위상 검출신호를 논리 연산한 상기 위상 검출신호를 출력하는 단계를 포함하는 것을 특징으로 하는 위상 검출방법.
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