JP2002111485A - デジタル位相比較器 - Google Patents
デジタル位相比較器Info
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- JP2002111485A JP2002111485A JP2000299779A JP2000299779A JP2002111485A JP 2002111485 A JP2002111485 A JP 2002111485A JP 2000299779 A JP2000299779 A JP 2000299779A JP 2000299779 A JP2000299779 A JP 2000299779A JP 2002111485 A JP2002111485 A JP 2002111485A
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- clock
- phase comparator
- phase difference
- output
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 デジタル位相比較器の測定精度を向上する。
【解決手段】 第１の入力信号の基準点から、第２の入
力信号の基準点までの位相差を検出するアナログ位相比
較器１と、周波数可変のクロック発振器２と、クロック
発振器２にジッターを加えるジッター発生器４と、アナ
ログ位相比較器１の出力とクロック発振器２の出力クロ
ックとを入力とし、アナログ位相比較器１の出力がアク
ティブな期間のみ前記クロックでカウントするデジタル
カウンタ３とを備える。
力信号の基準点までの位相差を検出するアナログ位相比
較器１と、周波数可変のクロック発振器２と、クロック
発振器２にジッターを加えるジッター発生器４と、アナ
ログ位相比較器１の出力とクロック発振器２の出力クロ
ックとを入力とし、アナログ位相比較器１の出力がアク
ティブな期間のみ前記クロックでカウントするデジタル
カウンタ３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、２つの入力信号の
位相差を検出するデジタル位相比較器に関するものであ
る。
位相差を検出するデジタル位相比較器に関するものであ
る。
【０００２】
【従来の技術】２つの入力信号の位相差を検出するの
に、２つの入力信号のアナログ位相差をクロックでカウ
ントし、デジタル位相差出力とするデジタル位相比較器
が知られている。
に、２つの入力信号のアナログ位相差をクロックでカウ
ントし、デジタル位相差出力とするデジタル位相比較器
が知られている。
【０００３】図３は従来のデジタル位相比較器のブロッ
ク図を示すものである。図３において、１はアナログ位
相比較器で、第１の入力信号の基準点から第２の入力信
号の基準点までの位相差ｅを検出する。５はクロック発
振器である。３はデジタルカウンタで、アナログ位相比
較器１の位相差ｅと、クロック発振器５で発生されたク
ロックｎとを入力とし、アナログ位相比較器１がアクテ
ィブな期間だけクロックｎでカウントアップし、そのカ
ウント値をデジタル位相差ｐとして出力するように構成
されている。
ク図を示すものである。図３において、１はアナログ位
相比較器で、第１の入力信号の基準点から第２の入力信
号の基準点までの位相差ｅを検出する。５はクロック発
振器である。３はデジタルカウンタで、アナログ位相比
較器１の位相差ｅと、クロック発振器５で発生されたク
ロックｎとを入力とし、アナログ位相比較器１がアクテ
ィブな期間だけクロックｎでカウントアップし、そのカ
ウント値をデジタル位相差ｐとして出力するように構成
されている。
【０００４】以上のように構成されたデジタル位相比較
器について、図４を用いてその動作について説明する。
図４は図３の動作の例を示す説明図であり、ａは、第１
の入力信号で、アナログ位相比較器１に入力される。ｂ
は、第２の入力信号で、アナログ位相比較器１に入力さ
れる。ｅは、第１の入力信号ａの基準点から、第２の入
力信号ｂの基準点までの位相差であり、アナログ位相比
較器１から出力される。ｎは、クロック信号で、デジタ
ルカウンタ３でカウントアップに用いられる。
器について、図４を用いてその動作について説明する。
図４は図３の動作の例を示す説明図であり、ａは、第１
の入力信号で、アナログ位相比較器１に入力される。ｂ
は、第２の入力信号で、アナログ位相比較器１に入力さ
れる。ｅは、第１の入力信号ａの基準点から、第２の入
力信号ｂの基準点までの位相差であり、アナログ位相比
較器１から出力される。ｎは、クロック信号で、デジタ
ルカウンタ３でカウントアップに用いられる。
【０００５】次に、信号の流れに沿って動作を説明す
る。アナログ位相比較器１より第１の入力信号ａの基準
点から、第２の入力信号ｂの基準点までの位相差ｅを検
出しパルス波として出力する。アナログ位相比較器１よ
り出力された位相差ｅを、クロック発振器５より発生さ
れるクロックｎでカウントアップし、そのカウント値を
デジタルカウンタ３よりデジタル位相差ｐとして出力す
る。
る。アナログ位相比較器１より第１の入力信号ａの基準
点から、第２の入力信号ｂの基準点までの位相差ｅを検
出しパルス波として出力する。アナログ位相比較器１よ
り出力された位相差ｅを、クロック発振器５より発生さ
れるクロックｎでカウントアップし、そのカウント値を
デジタルカウンタ３よりデジタル位相差ｐとして出力す
る。
【０００６】
【発明が解決しようとする課題】このようなデジタル位
相比較器においては、位相差出力の精度は、カウントに
用いるクロックの周波数に依存し、位相差が定常的であ
る場合、測定時間にも依存する。 図５は図３のクロッ
ク周波数および測定時間と位相差測定精度の説明図であ
る。図５（ａ）は図３のクロック周波数とデジタル位相
差測定精度の説明図である。図５（ａ）よりカウント値
ｐに対して、アナログ位相比較器１の出力は最大ｅｍａ
ｘ、最小ｅｍｉｎであり得る。従ってカウントに用いる
クロックの周波数をｆとすると、ｅｍａｘとｅｍｉｎの
差Δ＝２×（１／ｆ）であり、デジタル位相比較器の位
相差出力精度は、アナログ位相比較器１の位相差出力を
カウントするクロックの周波数に依存する。
相比較器においては、位相差出力の精度は、カウントに
用いるクロックの周波数に依存し、位相差が定常的であ
る場合、測定時間にも依存する。 図５は図３のクロッ
ク周波数および測定時間と位相差測定精度の説明図であ
る。図５（ａ）は図３のクロック周波数とデジタル位相
差測定精度の説明図である。図５（ａ）よりカウント値
ｐに対して、アナログ位相比較器１の出力は最大ｅｍａ
ｘ、最小ｅｍｉｎであり得る。従ってカウントに用いる
クロックの周波数をｆとすると、ｅｍａｘとｅｍｉｎの
差Δ＝２×（１／ｆ）であり、デジタル位相比較器の位
相差出力精度は、アナログ位相比較器１の位相差出力を
カウントするクロックの周波数に依存する。
【０００７】図５（ｂ）は図３の測定時間とデジタル位
相差測定精度の説明図である。図５（ｂ）より、位相差
が定常的である場合、デジタル位相差出力であるカウン
ト値ｐ１、ｐ２は、測定時間ｔ１と測定時間ｔ２に比例
し、 ｐ２＝ｔ２／ｔ１ ×ｐ１ 測定時間がｔ１の場合のデジタル位相差出力値に対する
位相誤差の割合は、 Δ／デジタル位相誤差出力値ｐ１＝Δ／ｐ１ 測定時間がｔ２の場合のデジタル位相差出力値に対する
位相誤差の割合は、 Δ／デジタル位相誤差出力値ｐ２＝Δ／ｐ２＝Δ／（ｔ
２／ｔ１×ｐ１） 従って、デジタル位相誤差出力精度は、測定時間にも依
存する。
相差測定精度の説明図である。図５（ｂ）より、位相差
が定常的である場合、デジタル位相差出力であるカウン
ト値ｐ１、ｐ２は、測定時間ｔ１と測定時間ｔ２に比例
し、 ｐ２＝ｔ２／ｔ１ ×ｐ１ 測定時間がｔ１の場合のデジタル位相差出力値に対する
位相誤差の割合は、 Δ／デジタル位相誤差出力値ｐ１＝Δ／ｐ１ 測定時間がｔ２の場合のデジタル位相差出力値に対する
位相誤差の割合は、 Δ／デジタル位相誤差出力値ｐ２＝Δ／ｐ２＝Δ／（ｔ
２／ｔ１×ｐ１） 従って、デジタル位相誤差出力精度は、測定時間にも依
存する。
【０００８】また、クロック発生器として周波数可変の
クロック発振器を用いる場合、発振器の出力クロックｎ
が位相比較対象である第１の入力信号ａ、あるいは第２
の入力信号ｂ、あるいは位相差ｅと同期することがあり
同期した場合、測定精度が低下する。
クロック発振器を用いる場合、発振器の出力クロックｎ
が位相比較対象である第１の入力信号ａ、あるいは第２
の入力信号ｂ、あるいは位相差ｅと同期することがあり
同期した場合、測定精度が低下する。
【０００９】図６に図３のクロック同期と位相差測定精
度の説明図を示す。
度の説明図を示す。
【００１０】アナログ位相比較器１の出力する位相差ｅ
３をカウントするクロックｎが、位相比較対象の信号と
同期すると、図６に示すように、クロックｎが位相比較
対象信号に同期した場合のデジタル位相差ｐ４（＝２
４）と、同期していない場合のデジタル位相差ｐ３（＝
１８）には、同じアナログ位相比較器１の位相差ｅ３を
カウントしているにもかかわらず差が現れる。つまり、
アナログ位相比較器１の位相差出力をカウントするクロ
ックが位相比較対象の信号と同期すると、周波数に依存
して発生するデジタル位相差の誤差Δが、測定時間ｔ中
のアナログ位相比較器１の位相差出力がアクティブな時
間のカウント値（ｐ３）に依存せず、アナログ位相比較
器１の位相差出力の各パルス幅（ｐ４／８）に依存す
る。
３をカウントするクロックｎが、位相比較対象の信号と
同期すると、図６に示すように、クロックｎが位相比較
対象信号に同期した場合のデジタル位相差ｐ４（＝２
４）と、同期していない場合のデジタル位相差ｐ３（＝
１８）には、同じアナログ位相比較器１の位相差ｅ３を
カウントしているにもかかわらず差が現れる。つまり、
アナログ位相比較器１の位相差出力をカウントするクロ
ックが位相比較対象の信号と同期すると、周波数に依存
して発生するデジタル位相差の誤差Δが、測定時間ｔ中
のアナログ位相比較器１の位相差出力がアクティブな時
間のカウント値（ｐ３）に依存せず、アナログ位相比較
器１の位相差出力の各パルス幅（ｐ４／８）に依存す
る。
【００１１】同期していない場合の測定値ｐ３に対する
誤差Δ３の割合は、 Δ３／ｐ３＝Δ／ｐ３ 同期している場合の測定値ｐ４に対する誤差Δ４の割合
は、 Δ４／ｐ４＝Δ／（ｐ４／８） つまり、クロックｎが位相比較対象の信号に同期する
と、測定値に対する誤差の割合が、アナログ位相比較器
１の位相差出力のパルス幅に依存して、測定時間に依存
しなくなるので、測定時間を長くしても、測定値に対す
る誤差の割合が減少しない。それゆえ、アナログ位相差
出力のパルス幅に対して、パルス幅をカウントするクロ
ックの周波数が低い場合は特に、デジタル位相誤差測定
精度が低下する。
誤差Δ３の割合は、 Δ３／ｐ３＝Δ／ｐ３ 同期している場合の測定値ｐ４に対する誤差Δ４の割合
は、 Δ４／ｐ４＝Δ／（ｐ４／８） つまり、クロックｎが位相比較対象の信号に同期する
と、測定値に対する誤差の割合が、アナログ位相比較器
１の位相差出力のパルス幅に依存して、測定時間に依存
しなくなるので、測定時間を長くしても、測定値に対す
る誤差の割合が減少しない。それゆえ、アナログ位相差
出力のパルス幅に対して、パルス幅をカウントするクロ
ックの周波数が低い場合は特に、デジタル位相誤差測定
精度が低下する。
【００１２】本発明は、上記従来の問題点を改善し、測
定精度を向上したデジタル位相比較器を提供することを
目的としてなされたものである。
定精度を向上したデジタル位相比較器を提供することを
目的としてなされたものである。
【００１３】
【課題を解決するための手段】この課題を解決するため
に本発明のデジタル位相比較器は、第１の入力信号の基
準点から、第２の入力信号の基準点までの位相差を検出
するアナログ位相比較器と、周波数可変のクロック発振
器と、前記クロック発振器にジッターを加えるジッター
発生器と、前記アナログ位相比較器の出力と前記クロッ
ク発振器の出力クロックとを入力とし、前記アナログ位
相比較器の出力がアクティブな期間のみ前記クロックで
カウントするデジタルカウンタとを備えた構成としたも
のである。
に本発明のデジタル位相比較器は、第１の入力信号の基
準点から、第２の入力信号の基準点までの位相差を検出
するアナログ位相比較器と、周波数可変のクロック発振
器と、前記クロック発振器にジッターを加えるジッター
発生器と、前記アナログ位相比較器の出力と前記クロッ
ク発振器の出力クロックとを入力とし、前記アナログ位
相比較器の出力がアクティブな期間のみ前記クロックで
カウントするデジタルカウンタとを備えた構成としたも
のである。
【００１４】これにより、前記クロック発振器にジッタ
ーを加えることで、前記クロック発振器の出力クロック
が位相比較対象の信号と同期することを防止することが
でき、位相差の測定精度が低下することを防止する効果
が得られる。また、ジッターを前記クロック発振器に加
えることで、不要輻射のピーキングが鈍り、不要輻射を
低減する効果がが得られる。
ーを加えることで、前記クロック発振器の出力クロック
が位相比較対象の信号と同期することを防止することが
でき、位相差の測定精度が低下することを防止する効果
が得られる。また、ジッターを前記クロック発振器に加
えることで、不要輻射のピーキングが鈍り、不要輻射を
低減する効果がが得られる。
【００１５】
【発明の実施の形態】本発明の請求項１に記載の発明
は、第１の入力信号の基準点から、第２の入力信号の基
準点までの位相差を検出するアナログ位相比較器と、周
波数可変のクロック発振器と、前記クロック発振器にジ
ッターを加えるジッター発生器と、前記アナログ位相比
較器の出力と前記クロック発振器の出力クロックとを入
力とし、前記アナログ位相比較器の出力がアクティブな
期間のみ前記クロックでカウントするデジタルカウンタ
とを備えたことを特徴とするデジタル位相比較器とした
ものであり、前記クロック発振器にジッターを加えるこ
とで、前記クロック発振器の出力クロックが位相比較対
象の信号と同期することを防止することができ、位相差
の測定精度が低下することを防止する効果が得られる。
また、ジッターを前記クロック発振器に加えることで、
不要輻射のピーキングが鈍り、不要輻射を低減する効果
がが得られる。
は、第１の入力信号の基準点から、第２の入力信号の基
準点までの位相差を検出するアナログ位相比較器と、周
波数可変のクロック発振器と、前記クロック発振器にジ
ッターを加えるジッター発生器と、前記アナログ位相比
較器の出力と前記クロック発振器の出力クロックとを入
力とし、前記アナログ位相比較器の出力がアクティブな
期間のみ前記クロックでカウントするデジタルカウンタ
とを備えたことを特徴とするデジタル位相比較器とした
ものであり、前記クロック発振器にジッターを加えるこ
とで、前記クロック発振器の出力クロックが位相比較対
象の信号と同期することを防止することができ、位相差
の測定精度が低下することを防止する効果が得られる。
また、ジッターを前記クロック発振器に加えることで、
不要輻射のピーキングが鈍り、不要輻射を低減する効果
がが得られる。
【００１６】請求項２に記載の発明は、前記クロック発
振器は電圧制御発振器であることを特徴とする請求項１
記載のデジタル位相比較器としたものであり、クロック
の出力クロックが位相比較対象の信号と同期することを
容易に防ぐことができ、高い測定精度を保つことができ
るという効果が得られる。
振器は電圧制御発振器であることを特徴とする請求項１
記載のデジタル位相比較器としたものであり、クロック
の出力クロックが位相比較対象の信号と同期することを
容易に防ぐことができ、高い測定精度を保つことができ
るという効果が得られる。
【００１７】請求項３に記載の発明は、前記ジッター発
生器はＭ系列の乱数発生器であることを特徴とする請求
項２乃至３記載のデジタル位相比較器としたものであ
り、クロック発生器の出力クロックが位相比較対象の信
号と同期することを容易に防ぐことができ、高い測定精
度を保つことができるという効果が得られるとともに、
ランダムなジッターを加えることにより、不要輻射のピ
ーキングが鈍るので、不要輻射を低減する効果が得られ
る。
生器はＭ系列の乱数発生器であることを特徴とする請求
項２乃至３記載のデジタル位相比較器としたものであ
り、クロック発生器の出力クロックが位相比較対象の信
号と同期することを容易に防ぐことができ、高い測定精
度を保つことができるという効果が得られるとともに、
ランダムなジッターを加えることにより、不要輻射のピ
ーキングが鈍るので、不要輻射を低減する効果が得られ
る。
【００１８】以下本発明の実施の形態について、図１か
ら図２を用いて説明する。
ら図２を用いて説明する。
【００１９】図１は本発明の一実施形態によるデジタル
位相比較器のブロック図である。図１において、図３と
同符号を付したものは同機能のものとしてその説明を省
略する。２は周波数可変クロック発振器としての電圧制
御発振器であり、電圧により発振周波数を変化させるこ
とができるクロック発振器。４はジッター発生器として
のＭ系列の乱数発生器で、クロック発振器２にランダム
なジッターｊを加える。３はデジタルカウンタで、アナ
ログ位相比較器１の位相差ｅと、クロック発振器２で発
生させたクロックｋとを入力とし、アナログ位相比較器
１がアクティブな期間だけクロックｋでカウントアップ
し、デジタル位相差値ｍを出力するよう構成されてい
る。
位相比較器のブロック図である。図１において、図３と
同符号を付したものは同機能のものとしてその説明を省
略する。２は周波数可変クロック発振器としての電圧制
御発振器であり、電圧により発振周波数を変化させるこ
とができるクロック発振器。４はジッター発生器として
のＭ系列の乱数発生器で、クロック発振器２にランダム
なジッターｊを加える。３はデジタルカウンタで、アナ
ログ位相比較器１の位相差ｅと、クロック発振器２で発
生させたクロックｋとを入力とし、アナログ位相比較器
１がアクティブな期間だけクロックｋでカウントアップ
し、デジタル位相差値ｍを出力するよう構成されてい
る。
【００２０】以上のように構成されたデジタル位相比較
器について、図２を用いてその動作について説明する。
図２は図１デジタル位相比較器の動作の説明図である。
ａは、第１の入力信号、ｂは、第２の入力信号で、とも
にアナログ位相比較器１に入力される。第１の入力信号
ａの基準点から、第２の入力信号ｂの基準点までの位相
差ｅをアナログ位相比較器１が検出し出力する。出力さ
れた位相差ｅはデジタルカウンタ３でクロック発振器２
の出力するクロック信号ｋによりカウントアップされデ
ジタル位相差ｍとして出力される。
器について、図２を用いてその動作について説明する。
図２は図１デジタル位相比較器の動作の説明図である。
ａは、第１の入力信号、ｂは、第２の入力信号で、とも
にアナログ位相比較器１に入力される。第１の入力信号
ａの基準点から、第２の入力信号ｂの基準点までの位相
差ｅをアナログ位相比較器１が検出し出力する。出力さ
れた位相差ｅはデジタルカウンタ３でクロック発振器２
の出力するクロック信号ｋによりカウントアップされデ
ジタル位相差ｍとして出力される。
【００２１】クロック発振器２に乱数発生器４よるジッ
タを入力しない場合、図３に示すクロックｋｓごとくク
ロック信号が位相比較対象の信号と同期する場合があ
る。デジタル位相差ｍは位相差ｅの各パルス幅に依存
し、測定時間中の位相差ｅのパルス幅の総和を正しくカ
ウントできなくなる。
タを入力しない場合、図３に示すクロックｋｓごとくク
ロック信号が位相比較対象の信号と同期する場合があ
る。デジタル位相差ｍは位相差ｅの各パルス幅に依存
し、測定時間中の位相差ｅのパルス幅の総和を正しくカ
ウントできなくなる。
【００２２】このため、クロック発振器２に、乱数発生
器４よりランダムなジッターｊを入力し、クロックｋと
位相差ｅが同期してデジタル位相差ｍの測定精度が低下
することを防止している。
器４よりランダムなジッターｊを入力し、クロックｋと
位相差ｅが同期してデジタル位相差ｍの測定精度が低下
することを防止している。
【００２３】次に、信号の流れに沿って動作を説明す
る。アナログ位相比較器１より第１の入力信号ａの基準
点から、第２の入力信号ｂの基準点までの位相差ｅを検
出しパルス波として出力する。乱数発生器４より、クロ
ック発振器２に、ランダムジッターｊを加える。ここ
で、ジッターｊを加える事で、クロック発振器２より発
生されたクロックが、位相比較対象の信号と同期するの
を防いでいる。
る。アナログ位相比較器１より第１の入力信号ａの基準
点から、第２の入力信号ｂの基準点までの位相差ｅを検
出しパルス波として出力する。乱数発生器４より、クロ
ック発振器２に、ランダムジッターｊを加える。ここ
で、ジッターｊを加える事で、クロック発振器２より発
生されたクロックが、位相比較対象の信号と同期するの
を防いでいる。
【００２４】アナログ位相比較器１の位相差ｅを、クロ
ック発振器２より発生されたクロックｋでカウントアッ
プした値を、デジタルカウンタ３よりデジタル位相差ｍ
として出力する。
ック発振器２より発生されたクロックｋでカウントアッ
プした値を、デジタルカウンタ３よりデジタル位相差ｍ
として出力する。
【００２５】以上のように本実施形態によれば、周波数
可変のクロック発振器２に、ジッター発生器としてのＭ
系列の乱数発生器４より、ランダムなジッターを加える
ことで、クロック発振器２の出力クロックが位相比較対
象の信号と同期することを防止することができ、デジタ
ル位相差ｍの測定精度が低下することを防止する効果が
得られる。
可変のクロック発振器２に、ジッター発生器としてのＭ
系列の乱数発生器４より、ランダムなジッターを加える
ことで、クロック発振器２の出力クロックが位相比較対
象の信号と同期することを防止することができ、デジタ
ル位相差ｍの測定精度が低下することを防止する効果が
得られる。
【００２６】また、不要輻射のクロックｋによるピーキ
ングスペクトラムを鈍らせることができ、不要輻射を低
減する効果が得られる。
ングスペクトラムを鈍らせることができ、不要輻射を低
減する効果が得られる。
【００２７】
【発明の効果】以上のように本発明によれば、ジッター
発生器により発生させたジッターを加えた周波数可変の
クロック発振器の出力クロックで、アナログ位相比較器
が検出した第１の入力信号と第２の入力信号の位相差を
カウントアップすることにより、前記クロック発振器の
出力クロックが位相比較対象の信号と同期して測定精度
が低下することを防止するという効果が得られるととも
に、ジッターを前記クロック発振器に加えることで、不
要輻射のピーキングが鈍り、不要輻射を低減する効果が
得られる。
発生器により発生させたジッターを加えた周波数可変の
クロック発振器の出力クロックで、アナログ位相比較器
が検出した第１の入力信号と第２の入力信号の位相差を
カウントアップすることにより、前記クロック発振器の
出力クロックが位相比較対象の信号と同期して測定精度
が低下することを防止するという効果が得られるととも
に、ジッターを前記クロック発振器に加えることで、不
要輻射のピーキングが鈍り、不要輻射を低減する効果が
得られる。
【図１】本発明の一実施の形態によるデジタル位相比較
器のブロック図
器のブロック図
【図２】図１デジタル位相比較器の動作の説明図
【図３】従来のデジタル位相比較器のブロック図
【図４】図３の動作の例を示す説明図
【図５】図３のクロック周波数および測定時間と位相差
測定精度の説明図
測定精度の説明図
【図６】図３のクロック同期と位相差測定精度の説明図
１ アナログ位相比較器 ２ クロック発振器 ３ デジタルカウンタ ４ 乱数発生器 ５ クロック発振器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤森 佳久 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5J022 AA00 BA01 CE05 CF01 5J039 JJ07 JJ15 JJ20 KK01 KK20 KK23 MM16 5J106 CC00 CC03 CC21 CC25 DD17 JJ02 KK26
Claims (3)
- 【請求項１】 第１の入力信号の基準点から、第２の入
力信号の基準点までの位相差を検出するアナログ位相比
較器と、周波数可変のクロック発振器と、前記クロック
発振器にジッターを加えるジッター発生器と、前記アナ
ログ位相比較器の出力と前記クロック発振器の出力クロ
ックとを入力とし、前記アナログ位相比較器の出力がア
クティブな期間のみ前記クロックでカウントするデジタ
ルカウンタとを備えたことを特徴とするデジタル位相比
較器。 - 【請求項２】 前記クロック発振器は電圧制御発振器で
あることを特徴とする請求項１記載のデジタル位相比較
器。 - 【請求項３】 前記ジッター発生器はＭ系列の乱数発生
器であることを特徴とする請求項２乃至３記載のデジタ
ル位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000299779A JP2002111485A (ja) | 2000-09-29 | 2000-09-29 | デジタル位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000299779A JP2002111485A (ja) | 2000-09-29 | 2000-09-29 | デジタル位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002111485A true JP2002111485A (ja) | 2002-04-12 |
Family
ID=18781542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000299779A Pending JP2002111485A (ja) | 2000-09-29 | 2000-09-29 | デジタル位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002111485A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183810B2 (en) | 2004-07-27 | 2007-02-27 | Samsung Electronics Co., Ltd. | Circuit and method for detecting phase |
| JP2018163030A (ja) * | 2017-03-24 | 2018-10-18 | セイコーエプソン株式会社 | 時間デジタル変換器 |
| JP2019191067A (ja) * | 2018-04-27 | 2019-10-31 | セイコーエプソン株式会社 | カウント値生成回路、物理量センサーモジュール及び構造物監視装置 |
| JP2021089292A (ja) * | 2021-02-12 | 2021-06-10 | セイコーエプソン株式会社 | 時間デジタル変換器 |
-
2000
- 2000-09-29 JP JP2000299779A patent/JP2002111485A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7183810B2 (en) | 2004-07-27 | 2007-02-27 | Samsung Electronics Co., Ltd. | Circuit and method for detecting phase |
| JP2018163030A (ja) * | 2017-03-24 | 2018-10-18 | セイコーエプソン株式会社 | 時間デジタル変換器 |
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| JP7043959B2 (ja) | 2018-04-27 | 2022-03-30 | セイコーエプソン株式会社 | カウント値生成回路、物理量センサーモジュール及び構造物監視装置 |
| JP2021089292A (ja) * | 2021-02-12 | 2021-06-10 | セイコーエプソン株式会社 | 時間デジタル変換器 |
| JP7044184B2 (ja) | 2021-02-12 | 2022-03-30 | セイコーエプソン株式会社 | 時間デジタル変換器 |
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