JP2665055B2 - 位相同期ループ回路 - Google Patents

位相同期ループ回路

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JP2665055B2
JP2665055B2 JP3012910A JP1291091A JP2665055B2 JP 2665055 B2 JP2665055 B2 JP 2665055B2 JP 3012910 A JP3012910 A JP 3012910A JP 1291091 A JP1291091 A JP 1291091A JP 2665055 B2 JP2665055 B2 JP 2665055B2
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signal
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真治 板野
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日本電気アイシーマイコンシステム株式会社
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路化に適
合したディジタルPLL回路に関する。
【0002】
【従来の技術】従来この種のディジタルPLL回路は、
図4に示すように、内部基準信号を発生するループカウ
ンタC11と、入力信号2とループカウンタC11から出力
される基準信号4とを比較する位相比較回路C12と、位
相比較回路C12の出力である遅れ信号5、進み信号6ま
たは同期信号7を入力し、遅れまたは進みの各状況を数
としてカウントし、アップ信号8またはダウン信号9を
出力するフィルタ回路C13とを有している。位相比較回
路C12でループカウンタC11による基準信号4の位相と
入力信号2の位相とを比較し、基準信号4に対し入力信
号2が遅れている場合は遅れ信号5を、進んでいる場合
は進み信号6を、同じ場合は同期信号をフィルタ回路C
13へ出力する。フィルタ回路C13では、遅れ信号5また
は進み信号6がカウント数設定信号群10で設定された任
意の数だけ連続してくるか否かをチェックし、遅れ信号
5が任意の数だけ連続した場合にアップ信号8を出力
し、進み信号6が任意の数だけ連続した場合にダウン信
号9を出力する。以上の動作をくり返し、入力信号2に
対してループカウンタC11の出力する基準信号4を同期
させている。
【0003】
【発明が解決しようとする課題】このような従来のディ
ジタルPLL回路では、一度の位相ジャンプで動作クロ
ック1クロック分しか位相ジャンプができないので、位
相のずれが大きいほど同期確立に時間が多くかかる欠点
がある。また、同期補正の分解能を上げるために動作ク
ロックの周期を1/n倍にした場合に時間的には位相差
は変わらないので、ループカウンタのカウント数がn倍
になり、位相引き込み時間がn倍になる。したがって分
解能を上げるためには、位相引き込み時間を考慮する必
要が生ずる欠点がある。また遅れ、進みまたは同期の状
態で判定しているだけなので、許容ジッタ量以内まで位
相を引き込んだ後でも必要以上に引き込みが続き、PL
L回路で発生されるクロックが常に変動する欠点があ
る。
【0004】本発明は、このような欠点を除去するもの
で、同期確立時間の短い位相同期ループ回路を提供する
ことを目的とする。
【0005】
【課題を解決するための手段】本発明は、ディジタル入
力信号の位相と内部基準信号の位相とを比較して同期を
確認する位相同期ループ回路において、所定の1周期を
最大の計数値によって等分割した単位時間ごとに計数す
ることを繰り返し、その計数値をアドレス値として出力
するアドレスカウンタと、このディジタル入力信号のエ
ッジ位置での上記アドレスカウンタのアドレス値を検出
する位相差検出回路と、1回の位相ジャンプに必要な位
相差計測の回数を決定する第一のフィルタ回路と、この
計測フィルタ回路で決定された位相差計測の回数ごとに
位相差検出回路で計測された位相差の平均値を求める演
算回路と、この演算回路で求めた平均位相差があらかじ
め設定された許容ジッタ量を超える値であるときに演算
回路で演算された位相差の平均値を補正位相差として出
力する第二のフィルタ回路と、上記アドレスカウンタで
計数されたアドレス値とこの第二のフィルタ回路の補正
位相差の値を比較し、上記アドレスカウンタをリセット
する補正回路とを備える。
【0006】ここで、上記第一のフィルタ回路、上記演
算回路および上記第二のフィルタ回路がCPUのプログ
ラムで実現される構成であっても良い。
【0007】
【作用】内部基準信号の計数値をディジタル入力信号に
対してアドレス値として割りふる。このディジタル入力
信号のエッジ位置でこのアドレス値を検出する。決定さ
れた1回の位相ジャンプに必要な位相差計測の回数ごと
に計測された位相差の平均値を求め、この値があらかじ
め設定された許容ジッタ量を超える値であるときに演算
回路で演算された位相差の平均値を補正位相差として出
力する。計数されたアドレス値とこの補正位相差の値を
比較し、アドレスカウンタをリセットする。これによ
り、ディジタル入力信号の位相と内部基準信号の位相と
の間の同期を速やかに確認することができる。
【0008】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図1は本発明の第一実施例のファンクシ
ョンブロック図である。
【0009】アドレスカウンタC1は、入力信号の1周
期をあらかじめ設定された値で分周するカウンタであ
り、入力信号のエッジ位置を認識するもので、補正回路
C6からのロック信号に応じて進みまたは遅れ状態が同
期状態になるようにカウント状態を変更して位相引込み
を行う。このアドレスカウンタC1は動作クロック3お
よびロック信号14を入力し、アドレス4を位相差検出回
路C2および補正回路C6に出力する。位相差検出回路
C2はアドレス4、入力信号2、クリア信号8を入力
し、位相差5を演算回路C4に出力する。計測フィルタ
回路C3は動作クロック3、入力信号2および位相差計
測回数設定信号群6を入力し、平均信号7を演算回路C
4に出力し、クリア信号8を位相差検出回路C2および
演算回路C4に出力し、補正範囲信号9をジッタフィル
タ回路C5および補正回路C6に出力する。演算回路C
4は位相差5、平均信号7およびクリア信号8を入力
し、平均位相差10をジッタフィルタ回路C5に出力す
る。ジッタフィルタ回路C5は平均位相差10、許容ジッ
タ量設定信号群11および補正範囲信号9を入力し、補正
信号12および補正位相差13を補正回路C6に出力する。
補正回路C6はジッタフィルタ回路C5から入力される
補正位相差13が補正範囲信号9で示される範囲を越えた
ときに補正位相差13とアドレス4とによりロック信号を
出力し、アドレスカウンタC1に位相引込みを行わせる
回路であり、アドレス4、補正範囲信号9、補正信号12
および補正位相差13を入力し、ロック信号14をアドレス
カウンタC1に出力する。リセット1は全ブロックC1
〜C6に入力されている。
【0010】すなわち、この実施例は、図1に示すよう
に、内部基準信号の計数値をディジタル入力信号に対し
てアドレス値として割りふるアドレスカウンタC1と、
このディジタル入力信号のエッジ位置での上記アドレス
カウンタC1のアドレス値を検出する位相差検出回路C
2と、1回の位相ジャンプに必要な位相差計測の回数を
決定する第一のフィルタ回路である計測フィルタ回路C
3と、この計測フィルタ回路C3で決定された位相差計
測の回数ごとに位相差検出回路C2で計測された位相差
の平均値を求める演算回路C4と、この演算回路C4で
求めた平均位相差があらかじめ設定された許容ジッタ量
を超える値であるときに演算回路C4で演算された位相
差の平均値を補正位相差として出力する第二のフィルタ
回路であるジッタフィルタ回路C5と、上記アドレスカ
ウンタC1で計数されたアドレス値とこの第二のフィル
タ回路の補正位相差の値を比較し、上記アドレスカウン
タC1をリセットする補正回路C6とを備える。ここ
で、上記第一のフィルタ回路、上記演算回路および上記
第二のフィルタ回路がCPUのプログラムで実現される
構成であっても良い。
【0011】図2のタイムチャートによりこの第一実施
例の動作を説明する。
【0012】位相差計測回数設定信号群6により計測フ
ィルタ回路C3の位相差計測回数が「3」に設定されて
いるものとし、また、許容ジッタ量設定信号群11により
設定されるジッタフィルタ回路C5の許容ジッタ量を遅
れおよび進み双方へアドレス値2個分とする。また、ア
ドレスカウンタC1によるアドレス値は「0」ないし
「99」の100 個とし、同期の基準アドレス値は「0」と
する。したがって許容ジッタ量は±2%(2/100)であ
る。
【0013】まずパワーオンリセット後にアドレスカウ
ンタC1は自走を始める。入力信号2の1回目のエッジ
位置(例えば立ち上り)で、アドレスカウンタC1の出
力するアドレス4のアドレス値「3」を位相差検出回路
C2が保持し、演算回路C4へ加算される。同様に2回
目のエッジでアドレス値「5」を、3回目のエッジでア
ドレス値「5」を加算する。3回目のアドレス値加算後
に平均信号7に応じて平均値を求め、平均位相差10より
位相差「4」(小数点以下切りすて)を出力する。補正
範囲信号9の立ち上りでジッタフィルタ回路C5が平均
位相差10の値「4」を保持し、許容ジッタ量±2以外な
ので補正信号12に「1」を出力する。補正信号12と補正
範囲信号9とが「1」であることを確認し、補正回路C
6でアドレス4からのアドレス値と補正位相差13からの
「4」とを比較し、一致した時点でロック信号14に
「0」を出力し、アドレスカウンタC1をリセット(ア
ドレス値0)する。入力信号2の4回目のエッジで得ら
れるアドレス値は「1」になる。入力信号2の5周期目
以降安定しアドレス値が許容ジッタ量±2以内であるか
ぎり周期状態になる。
【0014】位相差の変動が大きいために平均位相差と
位相ジャンプ直前の位相差のずれが大きくなり一度の位
相ジャンプで同期できなかった場合に、一度目の補正後
のアドレス値で次の補正位相差を求め、位相ジャンプす
る。以上をくり返し同期確立を行う。
【0015】従来のディジタルPLL回路でこの実施例
と同様の条件で許容ジッタ量の±2%まで引き込むのに
3{フィルタ設定値}×(5{位相差中のカウント数}
−2{許容ジッタ量})×T{入力信号の1周期}=9
Tの時間が必要であったが、この実施例では、(3{計
測フィルタ設定値}+1)×T=4Tの時間で引き込め
る。また、計算式より変数は計測フィルタの設定値だけ
になるので時間を短縮できる。
【0016】また、従来のディジタルPLL回路では遅
れ、進みまたは同期の状態で判定しているので、許容ジ
ッタ量以内まで位相を引き込んだ後でも必要以上に引き
込みを続け、PLL回路で発生されるクロックが常に変
動していたが、この実施例回路では位相差で判定してい
るので、ジッタフィルタ回路により許容ジッタ量をもた
せてPLL回路で発生されるクロックの安定度を向上で
きる。
【0017】また、従来のディジタルPLL回路では、
同期補正の分解能を上げるために動作クロックの周期を
1/n倍にした場合に、時間的には位相差は変わらない
ので動作クロックの数がn倍となり、位相引き込み時間
がn倍になる。したがって、分解能を上げるためには位
相引き込み時間を考慮しなければならなかったが、この
実施例回路では計算上位相差中のカウント数は関係ない
ので、位相引き込み時間に関係なく同期補正の分解能を
向上できる。
【0018】図3は本発明の第二実施例のファンクショ
ンブロック図である。
【0019】アドレスカウンタC1は動作クロック3お
よびロック信号14を入力し、アドレス4を位相差検出回
路C2および補正回路C6に出力する。位相差検出回路
C2はアドレス4、入力信号2およびクリア信号8を入
力し、位相差5をCPUインタフェースC7に出力す
る。補正回路C6はアドレス4、補正範囲信号9、補正
信号12および補正位相差13を入力し、ロック信号14をア
ドレスカウンタC1に出力する。CPUインタフェース
C7は入力信号2、動作クロック3および位相差5を入
力し、クリア信号8を位相差検出回路C2に出力し、補
正範囲信号9、補正信号12および補正位相差13を補正回
路C6に出力する。また、CPUと任意の信号を入出力
する。リセット1は全ブロックC1、C2、C6および
C7に入力されている。
【0020】次に、この第二実施例の動作を説明する。
【0021】アドレスカウンタC1、位相差検出回路C
2および補正回路C6は第一実施例と同じ動作である。
また、CPUインタフェースC7は、第一実施例の計測
フィルタ回路C3、演算回路C4およびジッタフィルタ
回路C5の3回路の動作を全てCPUのプログラムでコ
ントロールできるように構成されたブロックである。
【0022】プログラムの内容とCPUインタフェース
C7の信号送受を説明する。CPUインタフェースC7
では、位相検出回路C2が入力信号2のエッジ位置(例
えば立ち上り)により保持している位相差5をCPUへ
常に任意の間隔で出力し続ける。プログラムでは入力し
た位相差を計測回数の間毎に平均し、その都度許容ジッ
タ量以内であるか否かを判定し、範囲内のときは平均位
相差を「0」とし、範囲外のときはその平均位相差をC
PUインタフェースC7へ出力する。CPUインタフェ
ースC7ではCPUから入力した平均位相差を補正位相
差13より出力し、平均位相差が「0」以外のときだけ補
正信号12を出力して補正させ、同期確立を行う。
【0023】CPUを通しプログラムでコントロールで
きるので、平均位相差による補正だけでなく複雑なアル
ゴリズムによる補正が可能である。
【0024】また、計測回数および許容ジッタ量も同期
状態に応じて変えることにより特性向上の効果が得られ
る。たとえば、入力信号の周波数変動が大きい初期状態
で計測回数および許容ジッタ量が多いとPLL回路の発
生するクロックの安定度は高くなるが、計測回数および
許容ジッタ量が少ないとPLL回路の発生するクロック
の安定度はさがる。また同期時には計測回数および許容
ジッタ量を少なくすれば急変の対応も早くなるが、計測
回数および許容ジッタ量が多いと急変の対応がおそい。
【0025】
【発明の効果】本発明は、以上説明したように、入力信
号の位相差を求めることにより同期確立が短縮できる効
果がある。
【0026】また、位相差分を一度に位相ジャンプして
いるので、同期確立の所要時間にかかわりなく分解能を
上げられる効果がある。
【0027】また、ジッタフィルタ回路により許容ジッ
タ量内では同期と判定しているので、必要以上の位相引
き込みを無くし、PLL回路の発生するクロックの安定
度が高いCPUインタフェースを使用してプログラム対
応をとることにより、補正位相差を求めるために複雑な
アルゴリズムの使用を可能にする効果がある。
【0028】また、位相計測回数および許容ジッタ量を
プログラムで同期状態に応じて変えられるので、特性の
向上を期待できる効果がある。
【図面の簡単な説明】
【図1】 本発明の第一実施例の構成を示すブロック
図。
【図2】 本発明実施例の動作を示すタイムチャート。
【図3】 本発明の第二実施例の構成を示すブロック
図。
【図4】 従来例の構成を示すブロック図。
【符号の説明】
C1 アドレスカウンタ C2 位相差検出回路 C3 計測フィルタ回路 C4 演算回路 C5 ジッタフィルタ回路 C6 補正回路 C7 CPUインタフェース C11 ループカウンタ C12 位相比較回路 C13 フィルタ回路

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 ディジタル入力信号の位相と内部基準信
    号の位相とを比較して同期を確認する位相同期ループ回
    路において、所定の1周期を最大の計数値によって等分割した単位時
    間ごとに計数することを繰り返し、その計数値をアドレ
    ス値として出力する アドレスカウンタと、 このディジタル入力信号のエッジ位置での上記アドレス
    カウンタのアドレス値を検出する位相差検出回路と、 1回の位相ジャンプに必要な位相差計測の回数を決定す
    る第一のフィルタ回路と、 この計測フィルタ回路で決定された位相差計測の回数ご
    とに位相差検出回路で計測された位相差の平均値を求め
    る演算回路と、 この演算回路で求めた平均位相差があらかじめ設定され
    た許容ジッタ量を超える値であるときに演算回路で演算
    された位相差の平均値を補正位相差として出力する第二
    のフィルタ回路と、 上記アドレスカウンタで計数されたアドレス値とこの第
    二のフィルタ回路の補正位相差の値を比較し、上記アド
    レスカウンタをリセットする補正回路とを備えたことを
    特徴とする位相同期ループ回路。
  2. 【請求項2】 上記第一のフィルタ回路、上記演算回路
    および上記第二のフィルタ回路がCPUのプログラムで
    実現される構成である請求項1記載の位相同期ループ回
    路。
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