JP3000712B2 - 位相制御回路 - Google Patents
位相制御回路Info
- Publication number
- JP3000712B2 JP3000712B2 JP3110981A JP11098191A JP3000712B2 JP 3000712 B2 JP3000712 B2 JP 3000712B2 JP 3110981 A JP3110981 A JP 3110981A JP 11098191 A JP11098191 A JP 11098191A JP 3000712 B2 JP3000712 B2 JP 3000712B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- shift register
- output
- frequency division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【0001】
【産業上の利用分野】本発明は、内部クロック信号の位
相をある基本信号の位相に一致させ、安定した位相のク
ロック信号を出力する位相制御回路に利用する。
相をある基本信号の位相に一致させ、安定した位相のク
ロック信号を出力する位相制御回路に利用する。
【0002】
【従来の技術】データ伝送においては、受信側から送ら
れてくるジッタノイズを持った伝送波形より、誤りなく
情報を取り出さなければならない。直列データ伝送で
は、データがビット単位に直列に送られる。従って、伝
送信号からデータを取り出すには、ビットの区切りを見
いだすこと、すなわちビット同期が必要である。
れてくるジッタノイズを持った伝送波形より、誤りなく
情報を取り出さなければならない。直列データ伝送で
は、データがビット単位に直列に送られる。従って、伝
送信号からデータを取り出すには、ビットの区切りを見
いだすこと、すなわちビット同期が必要である。
【0003】この同期の技術は、伝送にとって非常に重
要であり、同期の能力を高めることが伝送の品質を向上
させる大きな力となる。これに役立つのがPLL(位相
同期ループ、Phase Locked Loop)
で、位相に関する自動制御である。PLLの目的は、内
部クロック信号の位相を受信信号の位相に一致させると
ともに、ジッタをなくして安定した位相を持つクロック
信号を出力することである。よって、PLL回路(位相
制御回路)では、受信信号の立ち上がり時期に対する内
部クロック信号の立ち上がり時期の遅れまたは進みを位
相比較器によって検出し、遅れている場合には内部クロ
ック信号を進め、進んでいる場合には内部クロック信号
を遅らせるように制御が行われる。ただし、ゆらぎ(ジ
ッタ)等による受信信号の位相の一時的変動に速やかに
内部クロック信号を追従させると、安定した位相を持つ
クロック信号を得ることができなくなる。従って、従来
のPLLはその構成要素にフィルタを付加し、位相変動
のゆらぎを吸収し、安定した位相のクロック信号を得る
ようにしている。
要であり、同期の能力を高めることが伝送の品質を向上
させる大きな力となる。これに役立つのがPLL(位相
同期ループ、Phase Locked Loop)
で、位相に関する自動制御である。PLLの目的は、内
部クロック信号の位相を受信信号の位相に一致させると
ともに、ジッタをなくして安定した位相を持つクロック
信号を出力することである。よって、PLL回路(位相
制御回路)では、受信信号の立ち上がり時期に対する内
部クロック信号の立ち上がり時期の遅れまたは進みを位
相比較器によって検出し、遅れている場合には内部クロ
ック信号を進め、進んでいる場合には内部クロック信号
を遅らせるように制御が行われる。ただし、ゆらぎ(ジ
ッタ)等による受信信号の位相の一時的変動に速やかに
内部クロック信号を追従させると、安定した位相を持つ
クロック信号を得ることができなくなる。従って、従来
のPLLはその構成要素にフィルタを付加し、位相変動
のゆらぎを吸収し、安定した位相のクロック信号を得る
ようにしている。
【0004】従来の位相制御回路の構成を図6に、その
タイミング図を図7(a)および(b)に示す。図6に
おいて、31は、受信信号201と分周器33の出力信
号202を入力とし位相を比較する位相比較器であり、
分周器33の出力信号202すなわち内部抽出信号の立
ち上がり時に受信信号201が、論理「0」か「1」か
を出力する。32は位相比較器31の出力に応じて、分
周比を変化させる信号を分周器33に出力するフィルタ
であり、33はフィルタ32の出力信号204とマスタ
ークロック信号203を入力とし、フィルタ32の出力
信号204に従って、マスタークロック信号203の分
周比を変化させる分周器である。205および206
は、各々フィルタ32内のカウンタで用いる上限値と下
限値を指定する上限指定信号および下限指定信号であ
る。
タイミング図を図7(a)および(b)に示す。図6に
おいて、31は、受信信号201と分周器33の出力信
号202を入力とし位相を比較する位相比較器であり、
分周器33の出力信号202すなわち内部抽出信号の立
ち上がり時に受信信号201が、論理「0」か「1」か
を出力する。32は位相比較器31の出力に応じて、分
周比を変化させる信号を分周器33に出力するフィルタ
であり、33はフィルタ32の出力信号204とマスタ
ークロック信号203を入力とし、フィルタ32の出力
信号204に従って、マスタークロック信号203の分
周比を変化させる分周器である。205および206
は、各々フィルタ32内のカウンタで用いる上限値と下
限値を指定する上限指定信号および下限指定信号であ
る。
【0005】以下にフィルタ32の動作を説明する。フ
ィルタ32内には、位相比較器31からの入力が「1」
のときは+1、「0」のときは−1カウントするアップ
ダウンカウンタがあり、そのカウント値が所定の上限指
定信号205、または下限指定信号206の示す上限値
または下限値に達したかどうかをフィルタ32内の比較
回路で判定する。ここで、カウント値が上限値または下
限値に達していない場合は何も処理を行わないが、カウ
ント値が上限値または下限値に達した場合には、分周比
の増加または減少を指定する出力信号204を分周器3
3へ出力する。
ィルタ32内には、位相比較器31からの入力が「1」
のときは+1、「0」のときは−1カウントするアップ
ダウンカウンタがあり、そのカウント値が所定の上限指
定信号205、または下限指定信号206の示す上限値
または下限値に達したかどうかをフィルタ32内の比較
回路で判定する。ここで、カウント値が上限値または下
限値に達していない場合は何も処理を行わないが、カウ
ント値が上限値または下限値に達した場合には、分周比
の増加または減少を指定する出力信号204を分周器3
3へ出力する。
【0006】すなわち、フィルタ32では、同じ方向に
位相ずれが累積何回おこったかをアップダウンカウンタ
でカウントし、カウンタが所定の値(上限指定信号20
5または下限指定信号206により指定された値)に達
したならば、分周比を増加または減少させることによ
り、位相が安定したクロック信号を再生することができ
る。
位相ずれが累積何回おこったかをアップダウンカウンタ
でカウントし、カウンタが所定の値(上限指定信号20
5または下限指定信号206により指定された値)に達
したならば、分周比を増加または減少させることによ
り、位相が安定したクロック信号を再生することができ
る。
【0007】受信信号201と分周器33の出力である
内部抽出信号202との位相比較は、図7(a)および
(b)で示すような形で行われている。例えば、内部抽
出信号202が受信信号201に対して累積3回位相が
遅れたときは、分周比を1減少させ、累積3回位相が進
んだときには、分周比を1増加させる場合について以下
に述べる。
内部抽出信号202との位相比較は、図7(a)および
(b)で示すような形で行われている。例えば、内部抽
出信号202が受信信号201に対して累積3回位相が
遅れたときは、分周比を1減少させ、累積3回位相が進
んだときには、分周比を1増加させる場合について以下
に述べる。
【0008】図7(a)において、位相比較器31で、
A点では内部抽出信号202の立ち上がりで受信信号2
01は論理「0」を持ち、そのためフィルタ32のカウ
ンタは、−1カウントする。B点でも、内部抽出信号2
02の立ち上がりで受信信号201は論理「0」を持
ち、カウンタはさらに−1カウントし、カウンタは−2
を示す。C点でも同様に内部抽出信号202の立ち上が
りで受信信号201は論理「0」を持ち、フィルタ32
のカウンタは−1カウントし−3を示す。すなわち、A
点、B点、C点で累積3回、受信信号201に対して内
部抽出信号202の位相が進んでいることになる。累積
3回位相が進んだことを示すフィルタ32の出力信号2
04により、分周器33の分周比が1増加される。この
ため、分周器33から出力される内部制御信号202の
クロック信号幅は長くなり、D点で示すように受信信号
201に内部抽出信号202の位相が近づく。これらの
操作を繰り返しているうちに、受信信号201と内部抽
出信号202との同期がとれた状態となる。
A点では内部抽出信号202の立ち上がりで受信信号2
01は論理「0」を持ち、そのためフィルタ32のカウ
ンタは、−1カウントする。B点でも、内部抽出信号2
02の立ち上がりで受信信号201は論理「0」を持
ち、カウンタはさらに−1カウントし、カウンタは−2
を示す。C点でも同様に内部抽出信号202の立ち上が
りで受信信号201は論理「0」を持ち、フィルタ32
のカウンタは−1カウントし−3を示す。すなわち、A
点、B点、C点で累積3回、受信信号201に対して内
部抽出信号202の位相が進んでいることになる。累積
3回位相が進んだことを示すフィルタ32の出力信号2
04により、分周器33の分周比が1増加される。この
ため、分周器33から出力される内部制御信号202の
クロック信号幅は長くなり、D点で示すように受信信号
201に内部抽出信号202の位相が近づく。これらの
操作を繰り返しているうちに、受信信号201と内部抽
出信号202との同期がとれた状態となる。
【0009】図7(b)において、位相比較器31でE
点では内部抽出信号202の立ち上がりで受信信号20
1は論理「1」を持ち、そのため、フィルタ32のカウ
ンタは+1カウントする。F点でも、内部抽出信号20
2の立ち上がりで受信信号201は論理「1」を持ち、
カウンタはさらに+1カウントされ+2を示す。G点で
も同様に内部抽出信号202の立ち上がりで受信信号2
01は、論理「1」を持ち、カウンタは+1カウント
し、+3を示す。すなわち、E点、F点、G点で累積3
回、受信信号201に対して内部抽出信号202の位相
が遅れたことになる。累積3回位相が遅れたことを示す
フィルタ32の出力信号204により、分周器33の分
周比が1減少される。このため、分周器33から出力さ
れる内部抽出信号202のクロック信号幅がマスターク
ロック信号203の1クロック分短くなり、H点で示す
ように、受信信号201に内部抽出信号202の位相が
近づく。これらの操作を繰り返しているうちに、受信信
号201と内部抽出信号202との同期がとれた状態と
なる。
点では内部抽出信号202の立ち上がりで受信信号20
1は論理「1」を持ち、そのため、フィルタ32のカウ
ンタは+1カウントする。F点でも、内部抽出信号20
2の立ち上がりで受信信号201は論理「1」を持ち、
カウンタはさらに+1カウントされ+2を示す。G点で
も同様に内部抽出信号202の立ち上がりで受信信号2
01は、論理「1」を持ち、カウンタは+1カウント
し、+3を示す。すなわち、E点、F点、G点で累積3
回、受信信号201に対して内部抽出信号202の位相
が遅れたことになる。累積3回位相が遅れたことを示す
フィルタ32の出力信号204により、分周器33の分
周比が1減少される。このため、分周器33から出力さ
れる内部抽出信号202のクロック信号幅がマスターク
ロック信号203の1クロック分短くなり、H点で示す
ように、受信信号201に内部抽出信号202の位相が
近づく。これらの操作を繰り返しているうちに、受信信
号201と内部抽出信号202との同期がとれた状態と
なる。
【0010】
【発明が解決しようとする課題】前述した従来の位相制
御回路の構成では、受信信号と内部抽出信号の位相比較
において位相ずれの大きさが検出できず、位相が遅れて
いる。あるいは、進んでいるという情報だけで、ある一
定値の分周比の増加あるいは減少が行われている。この
場合、一般に分周比は1増加、変化なし、1減少の三通
りが実行される。従って、従来の構成の位相制御回路で
は初期収束、あるいは、位相が突発的に大きくずれたと
きの、同期のとれない状態から同期状態に入るまでの時
間、すなわち引きこみ時間が長くなる欠点がある。ま
た、分周比をJ増加、変化なし、J減少(Jは2以上の
自然数)の三通りとすれば、引きこみ時間を短くし、追
従範囲も広くできるが、再生された信号のジッタ量が大
きくなる欠点がある。
御回路の構成では、受信信号と内部抽出信号の位相比較
において位相ずれの大きさが検出できず、位相が遅れて
いる。あるいは、進んでいるという情報だけで、ある一
定値の分周比の増加あるいは減少が行われている。この
場合、一般に分周比は1増加、変化なし、1減少の三通
りが実行される。従って、従来の構成の位相制御回路で
は初期収束、あるいは、位相が突発的に大きくずれたと
きの、同期のとれない状態から同期状態に入るまでの時
間、すなわち引きこみ時間が長くなる欠点がある。ま
た、分周比をJ増加、変化なし、J減少(Jは2以上の
自然数)の三通りとすれば、引きこみ時間を短くし、追
従範囲も広くできるが、再生された信号のジッタ量が大
きくなる欠点がある。
【0011】すなわち、従来の位相制御回路では、位相
差を検出できないため、同期のとれない状態とほぼ同期
のとれている状態との区別がつかない。ジッタの抑制
と、追従範囲を広くし引き込み時間を短縮することは相
反するので、前述の従来の位相制御回路では両方を同時
に満足させることはできない欠点がある。
差を検出できないため、同期のとれない状態とほぼ同期
のとれている状態との区別がつかない。ジッタの抑制
と、追従範囲を広くし引き込み時間を短縮することは相
反するので、前述の従来の位相制御回路では両方を同時
に満足させることはできない欠点がある。
【0012】本発明の目的は、前記の欠点を除去するこ
とにより、ジッタを抑制するとともに引き込み時間を短
縮できる位相制御回路を提供することにある。
とにより、ジッタを抑制するとともに引き込み時間を短
縮できる位相制御回路を提供することにある。
【0013】
【課題を解決するための手段】本発明は、内部クロック
信号の位相を入力される基本信号の位相に一致させる制
御を行う手段を備えた位相制御回路において、前記基本
信号を入力としマスタークロック信号に同期したクロッ
ク信号によりシフトを行いラッチ信号入力時にその内容
を出力するシフトレジスタと、このシフトレジスタの出
力に従って、分周比を選択する第一制御信号と、前記ラ
ッチ信号の周期を選択する第二制御信号とを出力するデ
コーダと、前記第一制御信号を入力として前記マスター
クロック信号を1/(M−1)、1/Mまたは1/(M
+1)(Mは自然数)の少なくとも三通り以上の分周比
を実行して出力する可変分周器と、この可変分周器の出
力信号を所定の分周比で分周し内部抽出信号を出力する
固定分周器と、前記内部抽出信号および前記第二制御信
号を入力とし前記ラッチ信号を出力するタイミング回路
とを含むことを特徴とする。
信号の位相を入力される基本信号の位相に一致させる制
御を行う手段を備えた位相制御回路において、前記基本
信号を入力としマスタークロック信号に同期したクロッ
ク信号によりシフトを行いラッチ信号入力時にその内容
を出力するシフトレジスタと、このシフトレジスタの出
力に従って、分周比を選択する第一制御信号と、前記ラ
ッチ信号の周期を選択する第二制御信号とを出力するデ
コーダと、前記第一制御信号を入力として前記マスター
クロック信号を1/(M−1)、1/Mまたは1/(M
+1)(Mは自然数)の少なくとも三通り以上の分周比
を実行して出力する可変分周器と、この可変分周器の出
力信号を所定の分周比で分周し内部抽出信号を出力する
固定分周器と、前記内部抽出信号および前記第二制御信
号を入力とし前記ラッチ信号を出力するタイミング回路
とを含むことを特徴とする。
【0014】
【作用】基本信号と内部抽出信号の位相比較をシフトレ
ジスタを用いて行い、その位相差をシフトレジスタの内
容で読み出し、その位相差に従って適切な位相制御を実
行する。すなわち、デコーダは、シフトレジスタの出力
に従って、分周比を選択する第一制御信号と、ラッチ信
号の周期を選択する第二制御信号とを出力し、可変分周
器は、第一制御信号によりマスタークロック信号を少な
くとも1/(M−1)、1/M、1/(M+1)の三通
りの分周比、例えば、位相差が+(基本信号の位相が内
部抽出信号より進んでいる)のとき1/(M−1)、所
定範囲内のとき1/M、−のとき1/(M+1)に分周
して出力し、固定分周器は、この出力信号所定の分周比
で分周した内部抽出信号を出力する。そして、タイミン
グ回路は、この内部抽出信号を第二制御信号により、位
相差が大きい場合は基本信号の周期ごとにシフトレジス
タに対してラッチ信号を出力し、位相差が小さい場合は
複数周期ごとにラッチ信号を出力する。
ジスタを用いて行い、その位相差をシフトレジスタの内
容で読み出し、その位相差に従って適切な位相制御を実
行する。すなわち、デコーダは、シフトレジスタの出力
に従って、分周比を選択する第一制御信号と、ラッチ信
号の周期を選択する第二制御信号とを出力し、可変分周
器は、第一制御信号によりマスタークロック信号を少な
くとも1/(M−1)、1/M、1/(M+1)の三通
りの分周比、例えば、位相差が+(基本信号の位相が内
部抽出信号より進んでいる)のとき1/(M−1)、所
定範囲内のとき1/M、−のとき1/(M+1)に分周
して出力し、固定分周器は、この出力信号所定の分周比
で分周した内部抽出信号を出力する。そして、タイミン
グ回路は、この内部抽出信号を第二制御信号により、位
相差が大きい場合は基本信号の周期ごとにシフトレジス
タに対してラッチ信号を出力し、位相差が小さい場合は
複数周期ごとにラッチ信号を出力する。
【0015】従って、ジッタを抑制するとともに引き込
み時間を短縮することが可能となる。
み時間を短縮することが可能となる。
【0016】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。なお、以下の実施例は、マスタークロック
信号を9.8304MHzとし、位相制御を行った1.
2288MHzのクロック信号を抽出、1.2288M
Hzの128クロックでサンプリング周期9.6KHz
の1周期分となる場合を示す。
て説明する。なお、以下の実施例は、マスタークロック
信号を9.8304MHzとし、位相制御を行った1.
2288MHzのクロック信号を抽出、1.2288M
Hzの128クロックでサンプリング周期9.6KHz
の1周期分となる場合を示す。
【0017】図1は本発明の第一実施例を示すブロック
構成図で、シフトレジスタは6ビット、可変分周器は1
/7、1/8、1/9の三通りの分周比をもつものとし
たものである。
構成図で、シフトレジスタは6ビット、可変分周器は1
/7、1/8、1/9の三通りの分周比をもつものとし
たものである。
【0018】本第一実施例は、本発明の特徴とするとこ
ろの、ある基本信号101を入力としマスタークロック
信号102に同期した1.2288MHzをシフトクロ
ック信号103としてシフトし、ラッチ信号104の入
力時にその内容を出力する6ビットのシフトレジスタ1
1と、シフトレジスタ11の出力に従って第一制御信号
105と第二制御信号106とを出力するデコーダ12
と、マスタークロック信号102を1/7、1/8、1
/9、分周の三通りから第一制御信号105に従って分
周し分周信号107を出力する1/7、1/8、1/9
の三通りの分周比を実現する可変分周器13と、分周信
号107を入力し1/128分周し内部抽出信号108
を出力する固定分周器14と、固定分周器14からの内
部抽出信号108とデコーダ12からの第二制御信号1
06とを入力しラッチ信号104を出力するタイミング
回路15とを備えている。
ろの、ある基本信号101を入力としマスタークロック
信号102に同期した1.2288MHzをシフトクロ
ック信号103としてシフトし、ラッチ信号104の入
力時にその内容を出力する6ビットのシフトレジスタ1
1と、シフトレジスタ11の出力に従って第一制御信号
105と第二制御信号106とを出力するデコーダ12
と、マスタークロック信号102を1/7、1/8、1
/9、分周の三通りから第一制御信号105に従って分
周し分周信号107を出力する1/7、1/8、1/9
の三通りの分周比を実現する可変分周器13と、分周信
号107を入力し1/128分周し内部抽出信号108
を出力する固定分周器14と、固定分周器14からの内
部抽出信号108とデコーダ12からの第二制御信号1
06とを入力しラッチ信号104を出力するタイミング
回路15とを備えている。
【0019】図2は図1のタイミング回路15の一例を
示すブロック構成図である。タイミング回路15は、ダ
ウンカウンタ21と、D形のフリップフロップ22〜2
5と、ダウンカウンタ21の出力によりフリップフロッ
プ25からのラッチ信号104の出力を制御するスイッ
チ26と、インバータ27とを含んでいる。
示すブロック構成図である。タイミング回路15は、ダ
ウンカウンタ21と、D形のフリップフロップ22〜2
5と、ダウンカウンタ21の出力によりフリップフロッ
プ25からのラッチ信号104の出力を制御するスイッ
チ26と、インバータ27とを含んでいる。
【0020】次に、本第一実施例の動作について、図3
(a)、(b)および(c)、図4(a)、(b)およ
び(c)、ならびに表1を参照して説明する。ここで、
図3(a)、(b)および(c)は図2のタイミング回
路15の動作を示すタイミング図、図4(a)、(b)
および(c)はシフトレジスタ11の動作を示すタイミ
ング図、および表1は図1のデコーダ12の動作を説明
するための表である。
(a)、(b)および(c)、図4(a)、(b)およ
び(c)、ならびに表1を参照して説明する。ここで、
図3(a)、(b)および(c)は図2のタイミング回
路15の動作を示すタイミング図、図4(a)、(b)
および(c)はシフトレジスタ11の動作を示すタイミ
ング図、および表1は図1のデコーダ12の動作を説明
するための表である。
【0021】図3(a)はタイミング回路15の出力で
あるラッチ信号104のタイミングを説明するためのも
のである。固定分周器14の出力である内部抽出信号1
08に対し、シフトレジスタ11の6ビットの半分であ
るシフトクロック信号103の3クロック分遅延させた
信号をラッチ信号104として出力する。このラッチ信
号104は、図2におけるスイッチ26がスイッチオン
のとき出力され、スイッチオフのとき出力されない。
あるラッチ信号104のタイミングを説明するためのも
のである。固定分周器14の出力である内部抽出信号1
08に対し、シフトレジスタ11の6ビットの半分であ
るシフトクロック信号103の3クロック分遅延させた
信号をラッチ信号104として出力する。このラッチ信
号104は、図2におけるスイッチ26がスイッチオン
のとき出力され、スイッチオフのとき出力されない。
【0022】また、図3(b)に示したように、ラッチ
信号104のパルス幅を約30μsecと設定し、ラッ
チ信号104の立ち下がりで第二制御信号106の値を
ダウンカウンタ21に書き込み、内部抽出信号108の
立ち下がりでカウントダウンする。そして、カウンタ値
が「0」のとき出力「0」としスイッチ26をスイッチ
オンとする。すなわち、ラッチ信号104が出力され
る。カウンタ値が「0」以外のとき、出力「1」とな
り、スイッチ26はスイッチオフとなる。すなわち、ラ
ッチ信号104は出力されない。位相が同期している場
合、図3(b)に示したように第二制御信号は「3」を
出力するものとする。これは内部抽出信号108、すな
わち基本信号101の3周期に1回ラッチ信号104を
出力する結果となる。
信号104のパルス幅を約30μsecと設定し、ラッ
チ信号104の立ち下がりで第二制御信号106の値を
ダウンカウンタ21に書き込み、内部抽出信号108の
立ち下がりでカウントダウンする。そして、カウンタ値
が「0」のとき出力「0」としスイッチ26をスイッチ
オンとする。すなわち、ラッチ信号104が出力され
る。カウンタ値が「0」以外のとき、出力「1」とな
り、スイッチ26はスイッチオフとなる。すなわち、ラ
ッチ信号104は出力されない。位相が同期している場
合、図3(b)に示したように第二制御信号は「3」を
出力するものとする。これは内部抽出信号108、すな
わち基本信号101の3周期に1回ラッチ信号104を
出力する結果となる。
【0023】位相差が大きい場合、図3(c)に示した
ように、第二制御信号は「1」を出力するものとする。
これは内部抽出信号108、すなわち基本信号101の
周期ごとにラッチ信号104を出力する結果となる。
ように、第二制御信号は「1」を出力するものとする。
これは内部抽出信号108、すなわち基本信号101の
周期ごとにラッチ信号104を出力する結果となる。
【0024】次に、図4(a)、(b)および(c)を
用いて6ビットのシフトレジスタ11の動作を説明す
る。図4(a)は基本信号101と内部抽出信号108
の位相が一致している場合、図4(b)は基本信号10
1の位相が遅れている場合、および図4(c)は基本信
号101の位相が進んでいる場合を示す。
用いて6ビットのシフトレジスタ11の動作を説明す
る。図4(a)は基本信号101と内部抽出信号108
の位相が一致している場合、図4(b)は基本信号10
1の位相が遅れている場合、および図4(c)は基本信
号101の位相が進んでいる場合を示す。
【0025】まず、図4(a)について説明する。ラッ
チ信号104は前述したように内部抽出信号108より
シフトクロック信号103の3クロック分遅延させた信
号である。シフトクロック信号103とマスタークロッ
ク信号は同期しているため、基本信号101も信号が立
ち上がって3クロック分遅れているとほぼ位相一致を示
す。よって、ラッチしたレジスタの内容が(0、0、
0、1、1、1)であるとき、これは基本信号101と
内部抽出信号108の位相一致を示している。
チ信号104は前述したように内部抽出信号108より
シフトクロック信号103の3クロック分遅延させた信
号である。シフトクロック信号103とマスタークロッ
ク信号は同期しているため、基本信号101も信号が立
ち上がって3クロック分遅れているとほぼ位相一致を示
す。よって、ラッチしたレジスタの内容が(0、0、
0、1、1、1)であるとき、これは基本信号101と
内部抽出信号108の位相一致を示している。
【0026】次に、図4(b)において、シフトレジス
タ11の内容は(0、0、0、0、0、1)となる。こ
れは内部抽出信号108に対し、基本信号101の位相
がシフトクロック信号103の約2クロック分遅れてい
ることを示す。図4(c)においてシフトレジスタ11
の内容は(0、0、1、1、1、1)となる。これは内
部抽出信号108に対し、基本信号101の位相がシフ
トクロック信号103の約1クロック分進んでいること
を示す。
タ11の内容は(0、0、0、0、0、1)となる。こ
れは内部抽出信号108に対し、基本信号101の位相
がシフトクロック信号103の約2クロック分遅れてい
ることを示す。図4(c)においてシフトレジスタ11
の内容は(0、0、1、1、1、1)となる。これは内
部抽出信号108に対し、基本信号101の位相がシフ
トクロック信号103の約1クロック分進んでいること
を示す。
【0027】表1はデコーダ12の入力である6ビット
のシフトレジスタ11の内容と、出力信号の分周比を選
択する第一制御信号105と、ラッチ信号回数を選択す
る第二制御信号106との関係を表に示したものであ
る。なお、可変分周器13は、通常サンプリング9.6
KHz周期の間に、1/8分周を128回実行すること
になる。可変分周器13は、この128回のうち127
回は1/8分周を実行し、残り1回を第一制御信号10
5に従って1/7、1/8、1/9から選択し実行する
ものとする。
のシフトレジスタ11の内容と、出力信号の分周比を選
択する第一制御信号105と、ラッチ信号回数を選択す
る第二制御信号106との関係を表に示したものであ
る。なお、可変分周器13は、通常サンプリング9.6
KHz周期の間に、1/8分周を128回実行すること
になる。可変分周器13は、この128回のうち127
回は1/8分周を実行し、残り1回を第一制御信号10
5に従って1/7、1/8、1/9から選択し実行する
ものとする。
【0028】
【表1】 シフトレジスタ(1、1、1、1、1、1)−NO1−
は、内部抽出信号108に対し基本信号101の位相が
3クロック分以上進んでいることを示す。よって分周比
を減少する必要がある。位相差が3クロック分以上ある
ということは位相が大きく違っていることで位相を早急
に合わせ引き込む必要がある。よって、第一制御信号1
05は分周比が小さい1/7を選択、第二制御信号10
6は基本信号周期と同じで「1」となる。逆に、シフト
レジスタ(0、0、0、0、0、0)−NO7−は、内
部抽出信号108に対し基本信号101の位相が3クロ
ック分以上遅れていることを示す。よって、分周比を増
加する必要がある。位相差が3クロック分以上あるとい
うことは位相が大きく違っていることで位相を早急に合
わせ込む必要がある。よって、第一制御信号105は分
周比が小さい1/9を選択、第二の制御信号106は基
本信号周期を同じで「1」となる。
は、内部抽出信号108に対し基本信号101の位相が
3クロック分以上進んでいることを示す。よって分周比
を減少する必要がある。位相差が3クロック分以上ある
ということは位相が大きく違っていることで位相を早急
に合わせ引き込む必要がある。よって、第一制御信号1
05は分周比が小さい1/7を選択、第二制御信号10
6は基本信号周期と同じで「1」となる。逆に、シフト
レジスタ(0、0、0、0、0、0)−NO7−は、内
部抽出信号108に対し基本信号101の位相が3クロ
ック分以上遅れていることを示す。よって、分周比を増
加する必要がある。位相差が3クロック分以上あるとい
うことは位相が大きく違っていることで位相を早急に合
わせ込む必要がある。よって、第一制御信号105は分
周比が小さい1/9を選択、第二の制御信号106は基
本信号周期を同じで「1」となる。
【0029】次に、シフトレジスタ(0、0、0、1、
1、1)−NO4−は、内部抽出信号108と基本信号
101の位相がほぼ一致していることを示している。よ
って、第一の制御信号105は分周比1/8を選択し、
第二制御信号106は「3」を出力する。
1、1)−NO4−は、内部抽出信号108と基本信号
101の位相がほぼ一致していることを示している。よ
って、第一の制御信号105は分周比1/8を選択し、
第二制御信号106は「3」を出力する。
【0030】シフトレジスタ(0、1、1、1、1、
1)−NO2−とシフトレジスタ(0、0、1、1、
1、1)−NO3−は内部抽出信号108に対し基本信
号101の位相が2ビット分、あるいは1ビット分進ん
でいることを示している。よって、分周比を増加させる
必要がある。位相差は通常急激な変化で発生するもので
はなく、わずかな位相差の蓄積を経て、シフトレジスタ
1ビット分、2ビット分と表れてくる。また、位相差検
出のたびに分周比を増減することは内部抽出信号108
のジッタをもたらす結果となる。従って、1ビット分の
位相差−NO3−では位相が変わらない1/8分周比を
選択し、2ビット分の位相差−NO2−では分周比を+
1し1/9分周比を選択する第一制御信号105を出力
し、第二制御信号106は「3」を出力する。
1)−NO2−とシフトレジスタ(0、0、1、1、
1、1)−NO3−は内部抽出信号108に対し基本信
号101の位相が2ビット分、あるいは1ビット分進ん
でいることを示している。よって、分周比を増加させる
必要がある。位相差は通常急激な変化で発生するもので
はなく、わずかな位相差の蓄積を経て、シフトレジスタ
1ビット分、2ビット分と表れてくる。また、位相差検
出のたびに分周比を増減することは内部抽出信号108
のジッタをもたらす結果となる。従って、1ビット分の
位相差−NO3−では位相が変わらない1/8分周比を
選択し、2ビット分の位相差−NO2−では分周比を+
1し1/9分周比を選択する第一制御信号105を出力
し、第二制御信号106は「3」を出力する。
【0031】シフトレジスタ(0、0、0、0、0、
1)−N06−とシフトレジスタ(0、0、0、0、
1、1)−NO5−は内部抽出信号108に対し基本信
号101の位相が2ビット分、あるいは1ビット分遅れ
ていることを示している。よって、分周比を減少させる
必要がある。位相差は通常急激な変化で発生するもので
はなく、わずかな位相差の蓄積を経て、シフトレジスタ
1ビット分、2ビット分と表れてくる。また、位相差検
出のたびに分周比を増減することは内部抽出信号のジッ
タをもたらす結果となる。従って、1ビット分の位相差
−NO5−では位相が変わらない1/8分周比を選択
し、2ビット分の位相差−NO6−では分周比を−1し
1/7分周比を選択する第一制御信号105を出力し、
第二制御信号106は「3」を出力する。
1)−N06−とシフトレジスタ(0、0、0、0、
1、1)−NO5−は内部抽出信号108に対し基本信
号101の位相が2ビット分、あるいは1ビット分遅れ
ていることを示している。よって、分周比を減少させる
必要がある。位相差は通常急激な変化で発生するもので
はなく、わずかな位相差の蓄積を経て、シフトレジスタ
1ビット分、2ビット分と表れてくる。また、位相差検
出のたびに分周比を増減することは内部抽出信号のジッ
タをもたらす結果となる。従って、1ビット分の位相差
−NO5−では位相が変わらない1/8分周比を選択
し、2ビット分の位相差−NO6−では分周比を−1し
1/7分周比を選択する第一制御信号105を出力し、
第二制御信号106は「3」を出力する。
【0032】シフトレジスタ11が−N01〜7−以外
の内容であったときは、基本信号101のパルスノイズ
入力とみなしシフトレジスタ−NO4−と同様の扱いと
する。
の内容であったときは、基本信号101のパルスノイズ
入力とみなしシフトレジスタ−NO4−と同様の扱いと
する。
【0033】可変分周器13は第一の制御信号105に
従って分周を実行し、固定分周器14は可変分周器13
の出力は1/128分周し、内部抽出信号108として
出力する。前述の手順を繰り返すと基本信号101と内
部抽出信号108の位相が同期する。
従って分周を実行し、固定分周器14は可変分周器13
の出力は1/128分周し、内部抽出信号108として
出力する。前述の手順を繰り返すと基本信号101と内
部抽出信号108の位相が同期する。
【0034】以上説明したように本第一実施例は、基本
信号101と内部抽出信号108との位相比較をシフト
レジスタ11を用いて行い、その位相差をシフトレジス
タ11の内容で検出し、その位相差に従って以下のよう
に適切な位相制御を実行するものである。
信号101と内部抽出信号108との位相比較をシフト
レジスタ11を用いて行い、その位相差をシフトレジス
タ11の内容で検出し、その位相差に従って以下のよう
に適切な位相制御を実行するものである。
【0035】位相差がある所定の範囲内であったとき、
第二制御信号106によって位相差を検出するための起
動信号となるラッチ信号104を内部抽出信号108す
なわち基本信号101の周期ごとに送出せず、周期の3
回に1回ラッチ信号104を出力する。これはすなわち
特別な回路を設けず従来例におけるフィルタ効果を実現
する。また、第一制御信号105に従って、可変分周器
13において1/7、1/8、1/9のどれかをサンプ
リング周期に1回選択し、実行する。その位相差に従っ
てレベル分けして分周比の1/7、1/8、1/9を割
り当てることができるため、基本信号101の多少の位
相変動には分周比を変更せず1/8を割り当てること
で、内部抽出信号108の位相変動ゆらぎを吸収し、従
来例のフィルタ効果を特別にフィルタ回路を付加するこ
となくここにおいても実現できる。
第二制御信号106によって位相差を検出するための起
動信号となるラッチ信号104を内部抽出信号108す
なわち基本信号101の周期ごとに送出せず、周期の3
回に1回ラッチ信号104を出力する。これはすなわち
特別な回路を設けず従来例におけるフィルタ効果を実現
する。また、第一制御信号105に従って、可変分周器
13において1/7、1/8、1/9のどれかをサンプ
リング周期に1回選択し、実行する。その位相差に従っ
てレベル分けして分周比の1/7、1/8、1/9を割
り当てることができるため、基本信号101の多少の位
相変動には分周比を変更せず1/8を割り当てること
で、内部抽出信号108の位相変動ゆらぎを吸収し、従
来例のフィルタ効果を特別にフィルタ回路を付加するこ
となくここにおいても実現できる。
【0036】位相差がある所定の範囲外であったとき、
第二制御信号106によって位相差を検出するための起
動信号となるラッチ信号104を内部抽出信号108す
なわち基本信号101の周期ごとに出力する。これはす
なわち従来例におけるフィルタ手段を取り外したものと
なる。また、第一制御信号105に従って、可変分周器
13において1/7、1/8、1/9のどれかをサンプ
リング周期に1回選択し、実行する。リセット入力後な
ど位相差が大きい状態での引き込み時間を短縮する分周
を選択でき、また、位相差が所定の範囲内に安定すると
通常の1/7、1/8、1/9分周器として動作するた
め安定した内部抽出信号108を得ることができる。
第二制御信号106によって位相差を検出するための起
動信号となるラッチ信号104を内部抽出信号108す
なわち基本信号101の周期ごとに出力する。これはす
なわち従来例におけるフィルタ手段を取り外したものと
なる。また、第一制御信号105に従って、可変分周器
13において1/7、1/8、1/9のどれかをサンプ
リング周期に1回選択し、実行する。リセット入力後な
ど位相差が大きい状態での引き込み時間を短縮する分周
を選択でき、また、位相差が所定の範囲内に安定すると
通常の1/7、1/8、1/9分周器として動作するた
め安定した内部抽出信号108を得ることができる。
【0037】このように、位相差に従い第一制御信号1
05によって分周比を選択し、第二の制御信号106に
よって位相制御を実行する頻度を選択することにより、
2重のフィルタ効果を発揮し、より安定した信号を出力
できる。また、位相差が大きいときは引き込み時間を短
縮すべく動作することもできる。
05によって分周比を選択し、第二の制御信号106に
よって位相制御を実行する頻度を選択することにより、
2重のフィルタ効果を発揮し、より安定した信号を出力
できる。また、位相差が大きいときは引き込み時間を短
縮すべく動作することもできる。
【0038】また、位相比較にシフトレジスタ11を用
いてレジスタの内容に従って分周比を選択しているた
め、比較的幅の短いパルスノイズも取り除くことができ
る。
いてレジスタの内容に従って分周比を選択しているた
め、比較的幅の短いパルスノイズも取り除くことができ
る。
【0039】図5は本発明の第二実施例を示すブロック
構成図である。本第二実施例は、図1の第一実施例に対
し、シフトレジスタ11aとしてビット長8ビットのシ
フトレジスタ11aとそれに対応したデコーダ12aと
を設け、基本信号101の状態を第一実施例より長く観
測し、より適切な位相制御を実行した例である。従っ
て、本第二実施例の動作はデコーダ12aを除いて第一
実施例と同じである。
構成図である。本第二実施例は、図1の第一実施例に対
し、シフトレジスタ11aとしてビット長8ビットのシ
フトレジスタ11aとそれに対応したデコーダ12aと
を設け、基本信号101の状態を第一実施例より長く観
測し、より適切な位相制御を実行した例である。従っ
て、本第二実施例の動作はデコーダ12aを除いて第一
実施例と同じである。
【0040】次に、表2を参照してデコーダ12aの動
作を説明する。表2はデコーダ12aの入力である8ビ
ットのレジスタ11aの内容と、第一制御信号105
と、第二制御信号106との関係を表に示したものであ
る。
作を説明する。表2はデコーダ12aの入力である8ビ
ットのレジスタ11aの内容と、第一制御信号105
と、第二制御信号106との関係を表に示したものであ
る。
【0041】
【表2】 シフトレジスタ(1、1、1、1、1、1、1、1)−
NO1−は、内部抽出信号108に対し基本信号101
の位相が4クロック分以上進んでいることを示す。位相
差が4クロック分以上あるということは位相が大きく違
っていることで位相を早急に合わせ引き込み時間を短縮
する必要がある。よって、第一制御信号105で分周比
が小さい1/7を選択し、第二制御信号を「1」とし、
基本信号周期ごとに位相制御を行う信号を出力する。逆
に、シフトレジスタ(0、0、0、0、0、0、0、
0)−NO9−は、内部抽出信号108に対し基本信号
101の位相が4クロック分以上遅れていることを示
す。位相差が4クロック分以上あるということは位相が
大きく違っていることで位相を早急に合わせ引き込み時
間を短縮する必要がある。よって、第一制御信号105
で分周比が大きい1/9を選択し、第二制御信号106
を「1」とし、基本信号周期ごとに位相制御を行う信号
を出力する。
NO1−は、内部抽出信号108に対し基本信号101
の位相が4クロック分以上進んでいることを示す。位相
差が4クロック分以上あるということは位相が大きく違
っていることで位相を早急に合わせ引き込み時間を短縮
する必要がある。よって、第一制御信号105で分周比
が小さい1/7を選択し、第二制御信号を「1」とし、
基本信号周期ごとに位相制御を行う信号を出力する。逆
に、シフトレジスタ(0、0、0、0、0、0、0、
0)−NO9−は、内部抽出信号108に対し基本信号
101の位相が4クロック分以上遅れていることを示
す。位相差が4クロック分以上あるということは位相が
大きく違っていることで位相を早急に合わせ引き込み時
間を短縮する必要がある。よって、第一制御信号105
で分周比が大きい1/9を選択し、第二制御信号106
を「1」とし、基本信号周期ごとに位相制御を行う信号
を出力する。
【0042】次に、シフトレジスタ(0、0、0、0、
1、1、1、1)−NO5−は、内部抽出信号108と
基本信号101の位相がほぼ一致していることを示して
いる。よって、第一制御信号は分周比は位相が変わらな
い1/8を選択し、第二の制御信号を「3」とし、内部
抽出信号周期Tの3倍の時間に1回位相制御を行う信号
を出力する。
1、1、1、1)−NO5−は、内部抽出信号108と
基本信号101の位相がほぼ一致していることを示して
いる。よって、第一制御信号は分周比は位相が変わらな
い1/8を選択し、第二の制御信号を「3」とし、内部
抽出信号周期Tの3倍の時間に1回位相制御を行う信号
を出力する。
【0043】シフトレジスタ(0、1、1、1、1、
1、1、1)−NO2−と、シフトレジスタ(0、0、
1、1、1、1、1、1)−NO3− と、シフトレジ
スタ(0、0、0、1、1、1、1、1)−NO4−と
は、内部抽出信号108に対し基本信号101の位相が
3ビット分、2ビット分、あるいは1ビット分進んでい
ることを示している。位相差は通常急激な変化で発生す
るものではなく、わずかな位相差の蓄積を経て、シフト
レジスタ1ビット分、2ビット分と表れてくる。また、
位相差検出のたびに分周比を増減することは内部抽出信
号108のジッタをもたらす結果となる。従って、第一
制御信号105は1ビット分、2ビット分の位相差動−
NO3、4−では位相が変わらない1/8分周比を選択
し、3ビット分の位相差−NO5−では分周比を+1し
1/9分周比を選択する信号を出力する。第二制御信号
106は1ビット分、2ビット分の位相差−NO3、4
−では「3」とし、内部抽出信号周期Tの3倍の時間で
1回位相制御を行い、3ビット分の位相差−NO5−で
は「2」とし、内部抽出信号周期Tの2倍の時間で1回
位相制御を行う信号を出力する。
1、1、1)−NO2−と、シフトレジスタ(0、0、
1、1、1、1、1、1)−NO3− と、シフトレジ
スタ(0、0、0、1、1、1、1、1)−NO4−と
は、内部抽出信号108に対し基本信号101の位相が
3ビット分、2ビット分、あるいは1ビット分進んでい
ることを示している。位相差は通常急激な変化で発生す
るものではなく、わずかな位相差の蓄積を経て、シフト
レジスタ1ビット分、2ビット分と表れてくる。また、
位相差検出のたびに分周比を増減することは内部抽出信
号108のジッタをもたらす結果となる。従って、第一
制御信号105は1ビット分、2ビット分の位相差動−
NO3、4−では位相が変わらない1/8分周比を選択
し、3ビット分の位相差−NO5−では分周比を+1し
1/9分周比を選択する信号を出力する。第二制御信号
106は1ビット分、2ビット分の位相差−NO3、4
−では「3」とし、内部抽出信号周期Tの3倍の時間で
1回位相制御を行い、3ビット分の位相差−NO5−で
は「2」とし、内部抽出信号周期Tの2倍の時間で1回
位相制御を行う信号を出力する。
【0044】シフトレジスタ(0、0、0、0、0、
0、0、1)−NO8−と、シフトレジスタ(0、0、
0、0、0、0、1、1)−NO7−と、シフトレジス
タ(0、0、0、0、0、1、1、1)−NO6−と
は、内部抽出信号108に対し基本信号101の位相が
3ビット分、2ビット分、あるいは1ビット分遅れてい
ることを示している。位相差は通常急激な変化で発生す
るものではなく、わずかな位相差の蓄積を経て、シフト
レジスタ1ビット分、2ビット分と表れてくる。また、
位相差検出のたびに分周比を増減することは内部抽出信
号108のジッタをもたらす結果となる。従って、第一
制御信号105は1ビット分、2ビット分の位相差−N
O7、6−では位相が変わらない1/8分周比を選択
し、3ビット分の位相差−NO8−では分周比を−1し
1/7分周比を選択する信号を出力する。第二制御信号
106は1ビット分、2ビット分の位相差−NO3、4
−では「3」とし、内部抽出信号周期Tの3倍の時間で
1回位相制御を行い、3ビット分の位相差−NO5−で
は「2」とし、内部抽出信号周期Tの2倍の時間で1回
位相制御を行う信号を出力する。
0、0、1)−NO8−と、シフトレジスタ(0、0、
0、0、0、0、1、1)−NO7−と、シフトレジス
タ(0、0、0、0、0、1、1、1)−NO6−と
は、内部抽出信号108に対し基本信号101の位相が
3ビット分、2ビット分、あるいは1ビット分遅れてい
ることを示している。位相差は通常急激な変化で発生す
るものではなく、わずかな位相差の蓄積を経て、シフト
レジスタ1ビット分、2ビット分と表れてくる。また、
位相差検出のたびに分周比を増減することは内部抽出信
号108のジッタをもたらす結果となる。従って、第一
制御信号105は1ビット分、2ビット分の位相差−N
O7、6−では位相が変わらない1/8分周比を選択
し、3ビット分の位相差−NO8−では分周比を−1し
1/7分周比を選択する信号を出力する。第二制御信号
106は1ビット分、2ビット分の位相差−NO3、4
−では「3」とし、内部抽出信号周期Tの3倍の時間で
1回位相制御を行い、3ビット分の位相差−NO5−で
は「2」とし、内部抽出信号周期Tの2倍の時間で1回
位相制御を行う信号を出力する。
【0045】
【発明の効果】以上説明したように、本発明は、基本信
号と内部抽出信号との位相比較をシフトレジスタを用い
て行い、その位相差をシフトレジスタの内容で検出し、
その位相差に従って適切な位相制御を実行することによ
り、ジッタを抑制するとともに引き込み時間を短縮でき
る効果がある。
号と内部抽出信号との位相比較をシフトレジスタを用い
て行い、その位相差をシフトレジスタの内容で検出し、
その位相差に従って適切な位相制御を実行することによ
り、ジッタを抑制するとともに引き込み時間を短縮でき
る効果がある。
【図1】本発明の第一実施例を示すブロック構成図。
【図2】そのタイミング回路の一例を示すブロック構成
図。
図。
【図3】図2のタイミング回路の動作を示すタイミング
図。
図。
【図4】図1のデコーダの動作を示すタイミング図。
【図5】本発明の第二実施例を示すブロック構成図。
【図6】従来例を示すブロック構成図。
【図7】その動作を示すタイミング図。
11、11a シフトレジスタ 12、12a デコーダ 13 可変分周器 14 固定分周器 15 タイミング回路 21 ダウンカウンタ 22〜25 フリップフロップ 26 スイッチ 27 インバータ 31 位相比較器 32 フィルタ 33 分周器 101 基本信号 102、203 マスタークロック信号 103 シフトクロック信号 103a 反転シフトクロック信号 104 ラッチ信号 105 第一制御信号 106 第二制御信号 107 分周信号 108、202 内部抽出信号 201 受信信号 204 (分周器33の)出力信号 205 上限指定信号 206 下限指定信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03L 7/06 - 7/14
Claims (1)
- 【請求項1】 内部クロック信号の位相を入力される基
本信号の位相に一致させる制御を行う手段を備えた位相
制御回路において、前記基本信号を入力としマスターク
ロック信号に同期したクロック信号によりシフトを行い
ラッチ信号入力時にその内容を出力するシフトレジスタ
と、このシフトレジスタの出力に従って、分周比を選択
する第一制御信号と、前記ラッチ信号の周期を選択する
第二制御信号とを出力するデコーダと、前記第一制御信
号を入力として前記マスタークロック信号を1/(M−
1)、1/Mまたは1/(M+1)(Mは自然数)の少
なくとも三通り以上の分周比を実行して出力する可変分
周器と、この可変分周器の出力信号を所定の分周比で分
周し内部抽出信号を出力する固定分周器と、前記内部抽
出信号および前記第二制御信号を入力とし前記ラッチ信
号を出力するタイミング回路とを含むことを特徴とする
位相制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3110981A JP3000712B2 (ja) | 1991-04-15 | 1991-04-15 | 位相制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3110981A JP3000712B2 (ja) | 1991-04-15 | 1991-04-15 | 位相制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04316216A JPH04316216A (ja) | 1992-11-06 |
JP3000712B2 true JP3000712B2 (ja) | 2000-01-17 |
Family
ID=14549380
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3110981A Expired - Lifetime JP3000712B2 (ja) | 1991-04-15 | 1991-04-15 | 位相制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3000712B2 (ja) |
-
1991
- 1991-04-15 JP JP3110981A patent/JP3000712B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04316216A (ja) | 1992-11-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7924071B2 (en) | Synchronization detection circuit, pulse width modulation circuit using the same, and synchronization detection method | |
JPH11220385A (ja) | クロック信号生成回路及びデータ信号生成回路 | |
JP3000712B2 (ja) | 位相制御回路 | |
JPS5957530A (ja) | 位相同期回路 | |
US4829544A (en) | Bit synchronization circuit | |
JP3041935B2 (ja) | 位相制御回路 | |
JPS6242633A (ja) | ユニバ−サル・デイジタルクロツク抽出回路 | |
JP2748875B2 (ja) | クロック抽出回路 | |
JPH04215338A (ja) | Pll回路 | |
JP2665055B2 (ja) | 位相同期ループ回路 | |
JPH06311154A (ja) | タイミング再生回路 | |
JPH07118705B2 (ja) | 位相制御回路 | |
JP3175217B2 (ja) | デジタルpll回路 | |
JP2669689B2 (ja) | 高速フレーム同期回路 | |
JP2558769B2 (ja) | ビット同期回路 | |
JPS60194618A (ja) | デジタル位相同期回路 | |
JP3177394B2 (ja) | ディジタルpll回路 | |
KR0162461B1 (ko) | 저주파수에 적합한 전폭 디지탈 피엘엘 | |
JPH0738398A (ja) | クロック切替回路 | |
JP2921461B2 (ja) | 位相同期クロック信号生成装置 | |
JPH0653821A (ja) | ディジタルpll回路 | |
JPH04304026A (ja) | 位相制御回路 | |
JPH03255743A (ja) | ビット同期回路 | |
JPH0666685B2 (ja) | 位相制御回路付分周器 | |
JPH08321772A (ja) | Pll回路 |