JPH08321772A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH08321772A JPH08321772A JP7124646A JP12464695A JPH08321772A JP H08321772 A JPH08321772 A JP H08321772A JP 7124646 A JP7124646 A JP 7124646A JP 12464695 A JP12464695 A JP 12464695A JP H08321772 A JPH08321772 A JP H08321772A
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Abstract
(57)【要約】
【目的】 ＰＬＬ回路のループゲインに影響を与えず
に、基準入力信号に含まれる比較的低い周波数成分のジ
ッタを抑制する。 【構成】 位相比較器１０１、低域フィルタ１０２、電
圧制御発振器及び基準入力信号の位相情報を抽出する位
相抽出回路１０４と、抽出した位相情報をシフトする位
相シフト回路１０５と、を備えている。また、電圧制御
発振器１０３の出力信号のＮ周期分で位相シフト回路の
出力信号をカウントアウトするＮ周期カウンタ１０６
と、Ｎ周期カウンタの出力信号の論理和をとり、位相比
較器１０１に比較信号を供給する比較信号生成回路１０
７とを含む構成である。 【効果】 スタッフ同期多重方式におけるデスタックジ
ッタの抑圧などにおいて、ジッタを効果的に抑制可能で
ある。
に、基準入力信号に含まれる比較的低い周波数成分のジ
ッタを抑制する。 【構成】 位相比較器１０１、低域フィルタ１０２、電
圧制御発振器及び基準入力信号の位相情報を抽出する位
相抽出回路１０４と、抽出した位相情報をシフトする位
相シフト回路１０５と、を備えている。また、電圧制御
発振器１０３の出力信号のＮ周期分で位相シフト回路の
出力信号をカウントアウトするＮ周期カウンタ１０６
と、Ｎ周期カウンタの出力信号の論理和をとり、位相比
較器１０１に比較信号を供給する比較信号生成回路１０
７とを含む構成である。 【効果】 スタッフ同期多重方式におけるデスタックジ
ッタの抑圧などにおいて、ジッタを効果的に抑制可能で
ある。
Description
【０００１】
【産業上の利用分野】この発明は、基準入力信号に比較
的低い周波数成分のジッタが多く含まれる場合に、平滑
化処理を施すことによって、ジッタを抑圧したうえで位
相比較を行うＰＬＬ回路に関するものである。
的低い周波数成分のジッタが多く含まれる場合に、平滑
化処理を施すことによって、ジッタを抑圧したうえで位
相比較を行うＰＬＬ回路に関するものである。
【０００２】
【従来の技術】従来、ＰＬＬ回路においては、ジッタ
は、ＬＰＦにより行われていた。すなわち、ＰＬＬ回路
のジッタ抑圧特性は、ＰＬＬ回路を構成するＬＰＦ（ル
ープフィルタ）により定められていた。
は、ＬＰＦにより行われていた。すなわち、ＰＬＬ回路
のジッタ抑圧特性は、ＰＬＬ回路を構成するＬＰＦ（ル
ープフィルタ）により定められていた。
【０００３】又、特開昭６３−２８１５１９号公報に記
載されている同期クロック信号発生装置の構成が図６に
示されている。図６において、信号遅延回路１は基準入
力信号を所定の時間遅延させて基準信号を出力する。位
相比較器２は、時間遅延された基準信号の位相と、シフ
トレジスタ６の出力信号の位相とを比較する。また、低
域フィルタ３は、位相比較器２の出力信号から低周波信
号のみを取り出す。また、電圧制御発振器４は、低域フ
ィルタ３の出力信号に基づき、所定の周波数の信号を発
進する。分周器５は電圧制御発振器４の出力信号を整数
分の１にする。
載されている同期クロック信号発生装置の構成が図６に
示されている。図６において、信号遅延回路１は基準入
力信号を所定の時間遅延させて基準信号を出力する。位
相比較器２は、時間遅延された基準信号の位相と、シフ
トレジスタ６の出力信号の位相とを比較する。また、低
域フィルタ３は、位相比較器２の出力信号から低周波信
号のみを取り出す。また、電圧制御発振器４は、低域フ
ィルタ３の出力信号に基づき、所定の周波数の信号を発
進する。分周器５は電圧制御発振器４の出力信号を整数
分の１にする。
【０００４】シフトレジスタ６は、分周器５の出力信号
をクロック信号として、前記基準入力信号を遅延させて
比較信号を生成する。
をクロック信号として、前記基準入力信号を遅延させて
比較信号を生成する。
【０００５】信号遅延回路１とシフトレジスタ６の２つ
の要素が位相比較器２の前段に配設され、この位相比較
器２に入力される上記基準信号と比較信号の位相が一致
したときに安定するようにフィードバックループが構成
されている。
の要素が位相比較器２の前段に配設され、この位相比較
器２に入力される上記基準信号と比較信号の位相が一致
したときに安定するようにフィードバックループが構成
されている。
【０００６】次に動作について、図６、図７を用いて説
明する。位相比較器２の２つの入力端子１２、１３にそ
れぞれ入力される基準信号２１と比較信号２３との位相
が、この位相比較器２において比較される。同期区間２
７（図７参照）では基準信号２１と比較信号２３の位相
差が零となり、クロック信号２２は基準入力信号２０と
同期する。又、信号遅延回路１の遅延時間をτ、クロッ
ク信号２２の立ち上がりエッジに対する比較信号２３の
応答遅れ時間をＴA とすると、基準入力信号２０の立ち
上がりエッジに対するクロック信号２２の立ち上がりエ
ッジの時間差Ｔ1 は、Ｔ1 ＝τ−ＴA で表される一定値
となる。
明する。位相比較器２の２つの入力端子１２、１３にそ
れぞれ入力される基準信号２１と比較信号２３との位相
が、この位相比較器２において比較される。同期区間２
７（図７参照）では基準信号２１と比較信号２３の位相
差が零となり、クロック信号２２は基準入力信号２０と
同期する。又、信号遅延回路１の遅延時間をτ、クロッ
ク信号２２の立ち上がりエッジに対する比較信号２３の
応答遅れ時間をＴA とすると、基準入力信号２０の立ち
上がりエッジに対するクロック信号２２の立ち上がりエ
ッジの時間差Ｔ1 は、Ｔ1 ＝τ−ＴA で表される一定値
となる。
【０００７】ここで、同期区間２７内で基準入力信号２
０の固有周期ＴS に等しい固有周期区間２７´について
考えてみると、クロック信号２２の立ち上がりエッジが
固有周期区間２７´内にあれば基準信号２１と比較信号
２３の各信号の立ち上がりエッジ間の位相差は生じな
い。従って、図６の固有周期区間２７´内のＴ1 、Ｔ2
は基準入力信号２０のそれぞれ立ち上がりエッジ、立ち
下がりエッジのジッタに対する余裕時間となる。又、基
準入力信号２０のジッタに対する余裕度が最大になるの
はＴ1 ＝Ｔ2 のときであり、このときの基準入力信号２
０の遅延時間を考慮して、シフトレジスタ６のシフトビ
ット数を決定する。信号遅延回路１の役割りはシフトレ
ジスタ６による比較信号の時間遅れに対する補正を行う
ことと、基準入力信号のジッタに対して適度の余裕をも
たせることである。
０の固有周期ＴS に等しい固有周期区間２７´について
考えてみると、クロック信号２２の立ち上がりエッジが
固有周期区間２７´内にあれば基準信号２１と比較信号
２３の各信号の立ち上がりエッジ間の位相差は生じな
い。従って、図６の固有周期区間２７´内のＴ1 、Ｔ2
は基準入力信号２０のそれぞれ立ち上がりエッジ、立ち
下がりエッジのジッタに対する余裕時間となる。又、基
準入力信号２０のジッタに対する余裕度が最大になるの
はＴ1 ＝Ｔ2 のときであり、このときの基準入力信号２
０の遅延時間を考慮して、シフトレジスタ６のシフトビ
ット数を決定する。信号遅延回路１の役割りはシフトレ
ジスタ６による比較信号の時間遅れに対する補正を行う
ことと、基準入力信号のジッタに対して適度の余裕をも
たせることである。
【０００８】
【発明が解決しようとする課題】従来の同期クロック信
号発生装置は、以上のように構成されているので、基準
入力信号の固有周期ＴS が短い場合はそれ以上のジッタ
量を抑圧するのは不可能であるといった問題があった。
号発生装置は、以上のように構成されているので、基準
入力信号の固有周期ＴS が短い場合はそれ以上のジッタ
量を抑圧するのは不可能であるといった問題があった。
【０００９】又、従来のＰＬＬ回路は、ジッタを抑圧し
ようとすればＬＰＦによりジッタの持つ低い周波数成分
を抑圧する必要があり、その結果ＰＬＬのループゲイン
が低下する問題があった。
ようとすればＬＰＦによりジッタの持つ低い周波数成分
を抑圧する必要があり、その結果ＰＬＬのループゲイン
が低下する問題があった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、基準入力信号に比較的低い周波
数成分のジッタが多く含まれても、ＰＬＬのループゲイ
ンを低下させずにジッタを抑圧することを目的とする。
ためになされたもので、基準入力信号に比較的低い周波
数成分のジッタが多く含まれても、ＰＬＬのループゲイ
ンを低下させずにジッタを抑圧することを目的とする。
【００１１】
【課題を解決するための手段】第１の本発明は、上記課
題を解決するために、基準入力信号の位相と、所定の周
波数の信号の位相とを比較し、位相比較信号を出力する
位相比較器と、前記位相比較信号を入力し、高周波成分
を抑圧してフィルタリング信号を出力する低域通過フィ
ルタと、前記フィルタリング信号に基づき所定の周波数
の信号を出力する電圧制御発振器と、を備えたＰＬＬ回
路において、前記基準入力信号の位相情報を抽出する位
相抽出回路と、前記位相抽出回路によって抽出した位相
情報をシフトする位相シフト回路と、前記位相シフト回
路がシフトさせた位相情報をロードパルスとして入力
し、前記電圧制御発振器の出力信号をカウントするＮ周
期カウンタと、前記Ｎ周期カウンタの出力信号の各ビッ
トの論理和を採り、比較信号を出力する比較信号生成回
路と、を含み、前記位相比較器は、前記基準入力信号の
位相と、前記比較信号の位相とを比較することを特徴と
するＰＬＬ回路である。
題を解決するために、基準入力信号の位相と、所定の周
波数の信号の位相とを比較し、位相比較信号を出力する
位相比較器と、前記位相比較信号を入力し、高周波成分
を抑圧してフィルタリング信号を出力する低域通過フィ
ルタと、前記フィルタリング信号に基づき所定の周波数
の信号を出力する電圧制御発振器と、を備えたＰＬＬ回
路において、前記基準入力信号の位相情報を抽出する位
相抽出回路と、前記位相抽出回路によって抽出した位相
情報をシフトする位相シフト回路と、前記位相シフト回
路がシフトさせた位相情報をロードパルスとして入力
し、前記電圧制御発振器の出力信号をカウントするＮ周
期カウンタと、前記Ｎ周期カウンタの出力信号の各ビッ
トの論理和を採り、比較信号を出力する比較信号生成回
路と、を含み、前記位相比較器は、前記基準入力信号の
位相と、前記比較信号の位相とを比較することを特徴と
するＰＬＬ回路である。
【００１２】第２の本発明は、上記課題を解決するため
に、基準入力信号の位相と、所定の周波数の信号の位相
とを比較し、位相比較信号を出力する位相比較器と、前
記位相比較信号を入力し、高周波成分を抑圧してフィル
タリング信号を出力する低域通過フィルタと、前記フィ
ルタリング信号に基づき所定の周波数の信号を出力する
電圧制御発振器と、を備えたＰＬＬ回路において、前記
基準入力信号を、前記電圧制御発振器が出力する前記所
定の周波数の信号でＮ（Ｎは正の整数）周期シフトす
る、Ｎ周期シフトレジスタ、を含み、前記位相比較器
は、前記基準入力信号の位相と、前記Ｎ周期シフトレジ
スタの出力信号の位相とを比較することを特徴とするＰ
ＬＬ回路である。
に、基準入力信号の位相と、所定の周波数の信号の位相
とを比較し、位相比較信号を出力する位相比較器と、前
記位相比較信号を入力し、高周波成分を抑圧してフィル
タリング信号を出力する低域通過フィルタと、前記フィ
ルタリング信号に基づき所定の周波数の信号を出力する
電圧制御発振器と、を備えたＰＬＬ回路において、前記
基準入力信号を、前記電圧制御発振器が出力する前記所
定の周波数の信号でＮ（Ｎは正の整数）周期シフトす
る、Ｎ周期シフトレジスタ、を含み、前記位相比較器
は、前記基準入力信号の位相と、前記Ｎ周期シフトレジ
スタの出力信号の位相とを比較することを特徴とするＰ
ＬＬ回路である。
【００１３】第３の本発明は、上記課題を解決するため
に、基準入力信号の位相と、所定の周波数の信号の位相
とを比較し、位相比較信号を出力する位相比較器と、前
記位相比較信号を入力し、高周波成分を抑圧してフィル
タリング信号を出力する低域通過フィルタと、前記フィ
ルタリング信号に基づき所定の周波数の信号を出力する
電圧制御発振器と、を備えたＰＬＬ回路において、前記
基準入力信号を、前記電圧制御発振器が出力する前記所
定の周波数の信号でＮ（Ｎは正の整数）分周するＮ分周
レジスタ、を含み、前記位相比較器は、前記基準入力信
号の位相と、前記Ｎ分周レジスタの出力信号の位相とを
比較することを特徴とするＰＬＬ回路である。
に、基準入力信号の位相と、所定の周波数の信号の位相
とを比較し、位相比較信号を出力する位相比較器と、前
記位相比較信号を入力し、高周波成分を抑圧してフィル
タリング信号を出力する低域通過フィルタと、前記フィ
ルタリング信号に基づき所定の周波数の信号を出力する
電圧制御発振器と、を備えたＰＬＬ回路において、前記
基準入力信号を、前記電圧制御発振器が出力する前記所
定の周波数の信号でＮ（Ｎは正の整数）分周するＮ分周
レジスタ、を含み、前記位相比較器は、前記基準入力信
号の位相と、前記Ｎ分周レジスタの出力信号の位相とを
比較することを特徴とするＰＬＬ回路である。
【００１４】
【作用】本発明の発明は、上記の構成であるため基準入
力信号に比較的低い周波数成分のジッタが多く含まれて
も、ＰＬＬのループゲインを低下させずにジッタを抑圧
できる。
力信号に比較的低い周波数成分のジッタが多く含まれて
も、ＰＬＬのループゲインを低下させずにジッタを抑圧
できる。
【００１５】具体的には、第１の本発明においては、Ｎ
周期カウンタによって、Ｎ周期分の基準入力信号を平滑
してから位相比較を行うので、ジッタを効果的に抑圧可
能である。
周期カウンタによって、Ｎ周期分の基準入力信号を平滑
してから位相比較を行うので、ジッタを効果的に抑圧可
能である。
【００１６】また、第２の本発明においては、Ｎ周期シ
フトレジスタによって、基準入力信号の周波数のＮ周期
分に相当するクロック数だけ遅延させる。そして、基準
入力信号に含まれる低い周波数のジッタを１／Ｎ平滑化
処理を行い、ジッタを抑圧してから位相比較を行う。
フトレジスタによって、基準入力信号の周波数のＮ周期
分に相当するクロック数だけ遅延させる。そして、基準
入力信号に含まれる低い周波数のジッタを１／Ｎ平滑化
処理を行い、ジッタを抑圧してから位相比較を行う。
【００１７】また、第３の本発明においては、１／Ｎ分
周器によって、基準入力信号を１／Ｎに分周し、基準入
力信号に含まれる低い周波数のジッタに対して１／Ｎ平
滑化処理を行い、ジッタを抑圧する。
周器によって、基準入力信号を１／Ｎに分周し、基準入
力信号に含まれる低い周波数のジッタに対して１／Ｎ平
滑化処理を行い、ジッタを抑圧する。
【００１８】
実施例１．図１にこの発明の一実施例であるＰＬＬ回路
の構成ブロック図を示す。本実施例１においては、一例
として１／４平滑化処理についての例が示されている。
図１において、位相比較器１０１は入力した信号の位相
を比較する。低域フィルタ１０２は、入力した信号の低
周波成分を取り出し、所定のフィルタリング信号を出力
する。電圧制御発振器１０３は、入力された信号の電圧
に基づいた周波数の信号を出力する。位相抽出回路１０
４は、基準入力信号の位相情報を抽出する。
の構成ブロック図を示す。本実施例１においては、一例
として１／４平滑化処理についての例が示されている。
図１において、位相比較器１０１は入力した信号の位相
を比較する。低域フィルタ１０２は、入力した信号の低
周波成分を取り出し、所定のフィルタリング信号を出力
する。電圧制御発振器１０３は、入力された信号の電圧
に基づいた周波数の信号を出力する。位相抽出回路１０
４は、基準入力信号の位相情報を抽出する。
【００１９】位相シフト回路１０５は位相抽出回路１０
４の出力信号をπ／２、π、３π／２、２πだけ、それ
ぞれシフトする。（１／４Ｎ）カウンタ（Ｃ0 〜Ｃ3 ）
１０６は、各位相をシフトした信号をロードパルスとし
て、電圧制御発振器１０３の出力信号をクロック信号と
し、カウント信号を出力する。比較信号生成回路１０７
は（１／４Ｎ）カウンタ１０６の出力信号（Ｖパルス）
の論理和（ＯＲ）をとり、位相比較信号の生成を行う。
４の出力信号をπ／２、π、３π／２、２πだけ、それ
ぞれシフトする。（１／４Ｎ）カウンタ（Ｃ0 〜Ｃ3 ）
１０６は、各位相をシフトした信号をロードパルスとし
て、電圧制御発振器１０３の出力信号をクロック信号と
し、カウント信号を出力する。比較信号生成回路１０７
は（１／４Ｎ）カウンタ１０６の出力信号（Ｖパルス）
の論理和（ＯＲ）をとり、位相比較信号の生成を行う。
【００２０】位相比較の方法は、図３に示す通り（Ｔ1
−Ｔ0 ）〜（Ｔ2 −Ｔ1 ）〜（Ｔ3−Ｔ2 ）〜（Ｔ4 −
Ｔ3 ）…よりも、（Ｔ4 −Ｔ0 ）〜（Ｔ5 〜Ｔ1 ）〜
（Ｔ6−Ｔ2 ）〜（Ｔ7 −Ｔ3 ）…の方が変動量が少な
いことを利用している。しかも、（Ｔ4 −Ｔ0 ）〜（Ｔ
8 −Ｔ4 ）〜（Ｔ12−Ｔ8 ）…という４周期毎に基準入
力信号のエッジを認識するのではなく毎周期行う。
−Ｔ0 ）〜（Ｔ2 −Ｔ1 ）〜（Ｔ3−Ｔ2 ）〜（Ｔ4 −
Ｔ3 ）…よりも、（Ｔ4 −Ｔ0 ）〜（Ｔ5 〜Ｔ1 ）〜
（Ｔ6−Ｔ2 ）〜（Ｔ7 −Ｔ3 ）…の方が変動量が少な
いことを利用している。しかも、（Ｔ4 −Ｔ0 ）〜（Ｔ
8 −Ｔ4 ）〜（Ｔ12−Ｔ8 ）…という４周期毎に基準入
力信号のエッジを認識するのではなく毎周期行う。
【００２１】図２にタイミングチャートが示されてい
る。基準入力信号（Ｔ0 〜Ｔ10）の位相情報が、位相抽
出回路１０４によって抽出される。抽出した位相情報が
位相シフト回路１０５によってπ／２ずつシフトされ
る。位相シフト回路１０５の出力信号（Ｌ0 〜Ｌ3 ）が
次段の（１／４Ｎ）カウンタ１０６のロードパルスとな
る。従って（１／４Ｎ）カウンタ（Ｃ0 〜Ｃ3 ）１０６
の出力信号（Ｖ0 〜Ｖ3 ）はπ／２ずつシフトして出力
される。
る。基準入力信号（Ｔ0 〜Ｔ10）の位相情報が、位相抽
出回路１０４によって抽出される。抽出した位相情報が
位相シフト回路１０５によってπ／２ずつシフトされ
る。位相シフト回路１０５の出力信号（Ｌ0 〜Ｌ3 ）が
次段の（１／４Ｎ）カウンタ１０６のロードパルスとな
る。従って（１／４Ｎ）カウンタ（Ｃ0 〜Ｃ3 ）１０６
の出力信号（Ｖ0 〜Ｖ3 ）はπ／２ずつシフトして出力
される。
【００２２】比較信号生成回路１０７は、（１／４Ｎ）
カウンタ１０６の出力信号のＯＲをとり、比較信号とし
て位相比較器に供給する。以上のように動作することで
基準入力信号の４周期分を平滑化処理をした上で、位相
比較を行う。このようにして、基準入力信号の１／４平
滑化処理を行う。
カウンタ１０６の出力信号のＯＲをとり、比較信号とし
て位相比較器に供給する。以上のように動作することで
基準入力信号の４周期分を平滑化処理をした上で、位相
比較を行う。このようにして、基準入力信号の１／４平
滑化処理を行う。
【００２３】実施例２．なお、上記実施例１ではＰＬＬ
回路の前段に、位相抽出回路１０４、位相シフト回路１
０５、Ｎ周期カウンタ１０６を設けていたが、その代わ
りに、Ｎ周期シフトレジスタ１０８を設けても、前記実
施例１と同じような動作、作用、効果が得られる。
回路の前段に、位相抽出回路１０４、位相シフト回路１
０５、Ｎ周期カウンタ１０６を設けていたが、その代わ
りに、Ｎ周期シフトレジスタ１０８を設けても、前記実
施例１と同じような動作、作用、効果が得られる。
【００２４】このように、Ｎ周期シフトレジスタ１０８
を用いた本実施例２にかかるＰＬＬ回路の構成ブロック
図が図４に示されている。図４において、Ｎ周期シフト
レジスタ１０８は、電圧制御発振器１０３の出力信号を
クロックとし、基準入力信号の周波数のＮ周期分に相当
するクロック数を遅延させる。以上の動作により、基準
入力信号に含まれる低い周波数のジッタを１／Ｎ平滑化
処理を行い、ジッタを抑圧してから位相比較を行う。効
果は、前記実施例１と同じであるが、本実施例２のほう
が実現性の高い回路である。
を用いた本実施例２にかかるＰＬＬ回路の構成ブロック
図が図４に示されている。図４において、Ｎ周期シフト
レジスタ１０８は、電圧制御発振器１０３の出力信号を
クロックとし、基準入力信号の周波数のＮ周期分に相当
するクロック数を遅延させる。以上の動作により、基準
入力信号に含まれる低い周波数のジッタを１／Ｎ平滑化
処理を行い、ジッタを抑圧してから位相比較を行う。効
果は、前記実施例１と同じであるが、本実施例２のほう
が実現性の高い回路である。
【００２５】実施例３．また上記実施例２では、ＰＬＬ
の前段にＮ周期シフトレジスタ１０８を設けたが、その
替わりに、１／Ｎ分周器１０９を設けることにより、前
記の実施例１、２と同じ効果が得られる。
の前段にＮ周期シフトレジスタ１０８を設けたが、その
替わりに、１／Ｎ分周器１０９を設けることにより、前
記の実施例１、２と同じ効果が得られる。
【００２６】このように、１／Ｎ分周器１０９を用いた
ＰＬＬ回路の構成ブロック図が図５に示されている。１
／Ｎ分周器１０９は電圧制御発振器１０３の出力信号を
クロックとして基準入力信号を１／Ｎに分周する。以上
の動作により、基準入力信号に含まれるジッタに対し
て、１／Ｎ平滑化処理を施して、ジッタを抑圧する。
ＰＬＬ回路の構成ブロック図が図５に示されている。１
／Ｎ分周器１０９は電圧制御発振器１０３の出力信号を
クロックとして基準入力信号を１／Ｎに分周する。以上
の動作により、基準入力信号に含まれるジッタに対し
て、１／Ｎ平滑化処理を施して、ジッタを抑圧する。
【００２７】
【発明の効果】以上のように、本発明によれば、ＰＬＬ
回路のループゲインを低下させずに、比較的低い周波数
成分のジッタが抑圧できる。
回路のループゲインを低下させずに、比較的低い周波数
成分のジッタが抑圧できる。
【００２８】具体的には、本発明によれば、Ｎ周期カウ
ンタ、Ｎ周期シフトレジスタ、１／Ｎ分周器によって、
平滑か処理を行っているため、ジッタを効果的に抑圧
し、ジッタに対する余裕度の大きなＰＬＬ回路が提供さ
れる。
ンタ、Ｎ周期シフトレジスタ、１／Ｎ分周器によって、
平滑か処理を行っているため、ジッタを効果的に抑圧
し、ジッタに対する余裕度の大きなＰＬＬ回路が提供さ
れる。
【図１】 この発明の一実施例によるＰＬＬ回路の構成
ブロック図である。
ブロック図である。
【図２】 図１のＰＬＬ回路の動作を説明するタイミン
グチャートである。
グチャートである。
【図３】 この発明の一実施例の比相比較方法のタイミ
ングチャートである。
ングチャートである。
【図４】 この発明の実施例２のＰＬＬ回路の構成ブロ
ック図である。
ック図である。
【図５】 この発明の実施例３のＰＬＬ回路の構成ブロ
ック図である。
ック図である。
【図６】 従来の同期クロック発生装置の構成ブロック
図である。
図である。
【図７】 従来の同期クロック発生装置の動作を表すタ
イミングチャートである。
イミングチャートである。
１０１ 位相比較器、１０２ 低域フィルタ、１０３
電圧制御発振器、１０４ 位相抽出回路、１０５ 位相
シフト回路、１０６ Ｎ周期カウンタ、１０７比較信号
生成回路、１０８ Ｎ周期シフトレジスタ １０９ １
／Ｎ分周器。
電圧制御発振器、１０４ 位相抽出回路、１０５ 位相
シフト回路、１０６ Ｎ周期カウンタ、１０７比較信号
生成回路、１０８ Ｎ周期シフトレジスタ １０９ １
／Ｎ分周器。
Claims (3)
- 【請求項１】 基準入力信号の位相と、所定の周波数の
信号の位相とを比較し、位相比較信号を出力する位相比
較器と、 前記位相比較信号を入力し、高周波成分を抑圧してフィ
ルタリング信号を出力する低域通過フィルタと、 前記フィルタリング信号に基づき所定の周波数の信号を
出力する電圧制御発振器と、 を備えたＰＬＬ回路において、 前記基準入力信号の位相情報を抽出する位相抽出回路
と、 前記位相抽出回路によって抽出した位相情報をシフトす
る位相シフト回路と、 前記位相シフト回路がシフトさせた位相情報をロードパ
ルスとして入力し、前記電圧制御発振器の出力信号をカ
ウントするＮ周期カウンタと、 前記Ｎ周期カウンタの出力信号の各ビットの論理和を採
り、比較信号を出力する比較信号生成回路と、 を含み、 前記位相比較器は、前記基準入力信号の位相と、前記比
較信号の位相とを比較することを特徴とするＰＬＬ回
路。 - 【請求項２】 基準入力信号の位相と、所定の周波数の
信号の位相とを比較し、位相比較信号を出力する位相比
較器と、 前記位相比較信号を入力し、高周波成分を抑圧してフィ
ルタリング信号を出力する低域通過フィルタと、 前記フィルタリング信号に基づき所定の周波数の信号を
出力する電圧制御発振器と、 を備えたＰＬＬ回路において、 前記基準入力信号を、前記電圧制御発振器が出力する前
記所定の周波数の信号でＮ（Ｎは正の整数）周期シフト
する、Ｎ周期シフトレジスタ、 を含み、 前記位相比較器は、前記基準入力信号の位相と、前記Ｎ
周期シフトレジスタの出力信号の位相とを比較すること
を特徴とするＰＬＬ回路。 - 【請求項３】 基準入力信号の位相と、所定の周波数の
信号の位相とを比較し、位相比較信号を出力する位相比
較器と、 前記位相比較信号を入力し、高周波成分を抑圧してフィ
ルタリング信号を出力する低域通過フィルタと、 前記フィルタリング信号に基づき所定の周波数の信号を
出力する電圧制御発振器と、 を備えたＰＬＬ回路において、 前記基準入力信号を、前記電圧制御発振器が出力する前
記所定の周波数の信号でＮ（Ｎは正の整数）分周するＮ
分周レジスタ、 を含み、 前記位相比較器は、前記基準入力信号の位相と、前記Ｎ
分周レジスタの出力信号の位相とを比較することを特徴
とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124646A JPH08321772A (ja) | 1995-05-24 | 1995-05-24 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7124646A JPH08321772A (ja) | 1995-05-24 | 1995-05-24 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321772A true JPH08321772A (ja) | 1996-12-03 |
Family
ID=14890564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7124646A Pending JPH08321772A (ja) | 1995-05-24 | 1995-05-24 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321772A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496553B1 (en) | 1997-12-19 | 2002-12-17 | Nec Corporation | PLL for reproducing standard clock from random time information |
| CN101888176A (zh) * | 2010-07-07 | 2010-11-17 | 杭州士兰微电子股份有限公司 | 频率抖动电路及频率抖动产生方法 |
-
1995
- 1995-05-24 JP JP7124646A patent/JPH08321772A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496553B1 (en) | 1997-12-19 | 2002-12-17 | Nec Corporation | PLL for reproducing standard clock from random time information |
| CN101888176A (zh) * | 2010-07-07 | 2010-11-17 | 杭州士兰微电子股份有限公司 | 频率抖动电路及频率抖动产生方法 |
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