JP2000224026A - 分周回路 - Google Patents

分周回路

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JP2000224026A
JP2000224026A JP11024868A JP2486899A JP2000224026A JP 2000224026 A JP2000224026 A JP 2000224026A JP 11024868 A JP11024868 A JP 11024868A JP 2486899 A JP2486899 A JP 2486899A JP 2000224026 A JP2000224026 A JP 2000224026A
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signal
flip
circuit
flop
clock signal
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JP11024868A
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Toru Nagura
徹 名倉
Kimihiro Ueda
公大 上田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
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Abstract

(57)【要約】 【課題】 クロック信号と分周された信号とが遅滞なく
同期する分周回路を提供するを提供する。 【解決手段】 ＤフリップフロップＤＦＦ１−ＤＦＦ
３，ＤＦＦ１ａ−ＤＦＦ３ａと、遅延回路ＤＬ１とを設
ける。ＤフリップフロップＤＦＦ１ａ−ＤＦＦ３ａから
の信号ｆ／２，ｆ／４，ｆ／８は、クロック信号ｆ０に
対して時間ｄだけ遅れて同期する。遅延回路ＤＬ１は、
クロック信号ｆ０を時間ｄだけ遅延させてクロック信号
ｆとして出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は分周回路に関し、
さらに詳しくは、分周された信号をクロック信号に同期
させて出力する同期式分周回路に関する。
【０００２】
【従来の技術】分周回路としては、図２３に示すような
出力を入力にフィードバックした遅延型フリップフロッ
プ回路ＤＦＦ０１−ＤＦＦ０３を複数段接続した回路が
一般的である。このフリップフロップ回路ＤＦＦ１−Ｄ
ＦＦ３の各々は、それ自身が遅延を有するため、図２４
に示すように、それらによって分周された信号ｆ／２，
ｆ／４，ｆ／８もクロック信号ｆの立上りに対してそれ
ぞれ遅延ｄ１−ｄ３を有する。また、分周された信号ｆ
／２，ｆ／４，ｆ／８が駆動する負荷はそれぞれ異なる
ため、遅延ｄ１−ｄ３もそれぞれ異なるものとなる。さ
らに、動作周波数や負荷の論理状態により遅延ｄ１−ｄ
３も変化する。このため、クロック信号ｆおよび分周さ
れた信号ｆ／２，ｆ／４，ｆ／８を利用して論理回路を
構成する場合、遅延ｄ１−ｄ３を調整するための回路が
複雑になる。その結果、トランジスタの数が増加し、さ
らには消費電力も増加してしまう。
【０００３】このような問題を解決するため、図２５に
示すように、分周された信号ｆ／２，ｆ／４，ｆ／８を
それぞれフリップフロップＤＦＦ０１１−ＤＦＦ０１３
でラッチし、分周された信号ｆ／２，ｆ／４，ｆ／８を
クロック信号ｆに同期させて出力する、という分周回路
が特開平５−１３６６９１号公報に開示されている。
【０００４】
【発明が解決しようとする課題】ところが、図２５に示
された分周回路では、図２６に示すようにクロック信号
ｆに対して分周された信号ｆ／２，ｆ／４，ｆ／８は、
厳密には時間ｄ４だけ遅れて同期している。また、分周
された信号ｆ／２，ｆ／４，ｆ／８同士の位相はそろっ
ていない。
【０００５】この発明は以上のような問題を解決するた
めになされたもので、その目的は、クロック信号と分周
された信号とが遅滞なく同期する分周回路を提供するこ
とである。また、この発明のもう１つの目的は、分周さ
れた信号同士の位相が揃う分周回路を提供することであ
る。
【０００６】
【課題を解決するための手段】この発明の１つの局面に
従った分周回路は、フリップフロップ回路と、ラッチ回
路と、遅延回路とを備える。フリップフロップ回路は、
クロック信号を分周する。ラッチ回路は、フリップフロ
ップ回路によって分周された信号をラッチし、クロック
信号に同期させて出力する。遅延回路は、クロック信号
を遅延させてラッチ回路からの信号と出力する。
【０００７】上記分周回路においては、ラッチ回路がク
ロック信号を受けてからこれに応答してフリップフロッ
プ回路により分周された信号を出力するまでには遅延が
生じる。すなわち、ラッチ回路から出力される信号は、
クロック信号に所定時間だけ遅れて同期している。この
ラッチ回路が遅れる所定時間だけ遅延回路はクロック信
号を遅延させる。これにより、遅延回路により遅延され
たクロック信号とフリップフロップ回路により分周され
た信号とは遅滞なく同期する。
【０００８】この発明のもう１つの局面に従った分周回
路は、第１のフリップフロップ回路と、第１のラッチ回
路と、第２のフリップフロップ回路と、第３のフリップ
フッロップ回路と、第２のラッチ回路とを備える。第１
のフリップフロップ回路は、クロック信号を分周する。
第１のラッチ回路は、第１のフリップフロップ回路によ
って分周された信号をラッチし、クロック信号に同期さ
せて出力する。第２のフリップフロップ回路は、第１の
ラッチ回路からの信号を分周する。第３のフリップフロ
ップ回路は、第２のフリップフロップ回路からの信号を
受けて、第１のフリップフロップ回路によって分周され
た信号に位相をそろえて出力する。第２のラッチ回路
は、第３のフリップフロップ回路からの信号をラッチ
し、クロック信号に同期させて出力する。
【０００９】上記分周回路においては、第１のフリップ
フロップ回路からの信号と第３のフリップフロップ回路
からの信号の位相がそろう。第１のフリップフロップ回
路からの信号は第１のラッチ回路により、第３のフリッ
プフロップ回路からの信号は第２のラッチ回路により、
ともにクロック信号に同期して出力される。これによ
り、第１のフリップフロップ回路により分周された信号
の位相と第２のフリップフロップ回路により分周された
信号の位相とが揃った状態で出力されることになる。
【００１０】好ましくは、上記分周回路はさらに、遅延
回路を備える。遅延回路は、クロック信号を遅延させて
第１のラッチ回路からの信号に同期させて出力する。
【００１１】上記分周回路においては、第１および第２
のラッチ回路がクロック信号を受けてからこれに応答し
て信号を出力するまでには遅延が生じる。すなわち、第
１および第２のラッチ回路から出力される信号は、クロ
ック信号に所定時間だけ遅れて同期している。この第１
および第２のラッチ回路が遅れる所定時間だけ遅延回路
はクロック信号を遅延させる。これにより、遅延回路に
より遅延されたクロック信号と第１および第２のフリッ
プフロップ回路により分周された信号とは遅滞なく同期
する。
【００１２】この発明のさらにもう１つの局面に従った
分周回路は、第１のフリップフロップ回路と、第１のラ
ッチ回路と、第２のフリップフロップ回路と、第２のラ
ッチ回路とを備える。第１のフリップフロップ回路は、
クロック信号を分周する。第１のラッチ回路は、第１の
フリップフロップ回路によって分周された信号をラッチ
し、クロック信号に同期させて出力する。第２のフリッ
プフロップ回路は、第１のラッチ回路からの信号を分周
する。第２のラッチ回路は、第２のフリップフロップ回
路からの信号をラッチし、第１のラッチ回路からの信号
に同期させて出力する。
【００１３】上記分周回路においては、第２のラッチ回
路からの信号を第１のラッチ回路からの信号に同期させ
ている。これは、第２のフリップフロップ回路からの信
号の周波数はクロック信号の周波数に比べて低いため、
必ずしもクロック信号に同期している必要はないためで
ある。そこで、第２のラッチ回路を第１のラッチ回路か
らの信号によって動作させることにより、クロック信号
によって動作させる場合に比べて消費電力を低減させる
ことができる。
【００１４】好ましくは、上記分周回路はさらに、遅延
回路を備える。遅延回路は、クロック信号を遅延させて
第１のラッチ回路からの信号に同期させて出力する。
【００１５】上記分周回路においては、遅延回路により
遅延されたクロック信号と第１のラッチ回路からの信号
とが遅滞なく同期する。
【００１６】好ましくは、上記分周回路はさらに、第３
のフリップフロップ回路と、第４のフリップフロップ回
路と、第３のラッチ回路とを備える。第３のフリップフ
ロップ回路は、第２のラッチ回路からの信号を分周す
る。第４のフリップフロップ回路は、第３のフリップフ
ロップ回路からの信号を受けて、第２のフリップフロッ
プ回路によって分周された信号に位相をそろえて出力す
る。第３のラッチ回路は、第４のフリップフロップ回路
からの信号をラッチし、第１のラッチ回路からの信号に
同期させて出力する。
【００１７】上記分周回路においては、第２のフリップ
フロップ回路からの信号と第４のフリップフロップ回路
からの信号の位相がそろう。第２のフリップフロップ回
路からの信号は第２のラッチ回路により、第４のフリッ
プフロップ回路からの信号は第３のラッチ回路により、
ともに第１のラッチ回路からの信号に同期して出力され
る。これにより、第２のフリップフロップ回路により分
周された信号の位相と第３のフリップフロップ回路によ
り分周された信号の位相とが揃った状態で出力されるこ
とになる。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【００１９】［実施の形態１］図１は、この発明の実施
の形態１による分周回路の全体構成を示すブロック図で
ある。図１を参照して、この分周回路は、遅延型フリッ
プフロップ回路（以下、Ｄフリップフロップという。）
ＤＦＦ１−ＤＦＦ３，ＤＦＦ１ａ−ＤＦＦ３ａと、遅延
回路ＤＬ１とを備える。ＤフリップフロップＤＦＦ１−
ＤＦＦ３，ＤＦＦ１ａ−ＤＦＦ３ａは、相補入力−相補
出力型のフリップフロップ回路である。Ｄフリップフロ
ップＤＦＦ１は、出力信号Ｑが入力ＤＢへ、出力信号Ｑ
Ｂが入力Ｄへフィードバックされ、クロック入力Ｃにク
ロック信号ｆ０を受ける。ＤフリップフロップＤＦＦ１
は、クロック信号ｆ０に同期してクロック信号ｆ０の周
期の２倍の周期を有する信号ｆ０／２を出力Ｑから出力
する。
【００２０】ＤフリップフロップＤＦＦ１ａは、その入
力Ｄ，ＤＢがそれぞれフリップフロップＤＦＦ１の出力
Ｄ，ＤＢに接続され、クロック入力Ｃにクロック信号ｆ
０を受ける。ＤフリップフロップＤＦＦ１ａは、入力Ｄ
にフリップフロップＤＦＦ１からの信号ｆ０／２を受け
て、これをクロック信号ｆ０の１周期の時間だけ遅延さ
せて信号ｆ／２として出力Ｑから出力する。
【００２１】ＤフリップフロップＤＦＦ２は、その出力
信号Ｑが入力ＤＢへ、出力信号ＱＢが入力Ｄへフィード
バックされ、クロック入力Ｃにクロック信号ｆ０を受け
る。ＤフリップフロップＤＦＦ２は、Ｄフリップフロッ
プＤＦＦ１ａからの信号ｆ／２に同期してこの信号ｆ／
２の周期の２倍の周期を有する信号ｆ０／４を出力Ｑか
ら出力する。
【００２２】ＤフリップフロップＤＦＦ２ａは、その入
力Ｄ，ＤＢがそれぞれフリップフロップＤＦＦ２の出力
Ｄ，ＤＢに接続され、クロック入力Ｃにクロック信号ｆ
０を受ける。ＤフリップフロップＤＦＦ２ａは、入力Ｄ
にフリップフロップＤＦＦ２からの信号ｆ０／４を受け
て、これをクロック信号ｆ０の１周期の時間だけ遅延さ
せて信号ｆ／４として出力Ｑから出力する。
【００２３】ＤフリップフロップＤＦＦ３は、その出力
信号Ｑが入力ＤＢへ、出力信号ＱＢが入力Ｄへフィード
バックされ、クロック入力Ｃにクロック信号ｆ０を受け
る。ＤフリップフロップＤＦＦ３は、Ｄフリップフロッ
プＤＦＦ２ａからの信号ｆ／４に同期してこの信号ｆ／
４の周期の２倍の周期を有する信号ｆ０／８を出力Ｑか
ら出力する。
【００２４】ＤフリップフロップＤＦＦ３ａは、その入
力Ｄ，ＤＢがそれぞれフリップフロップＤＦＦ３の出力
Ｄ，ＤＢに接続され、クロック入力Ｃにクロック信号ｆ
０を受ける。ＤフリップフロップＤＦＦ３ａは、入力Ｄ
にフリップフロップＤＦＦ３からの信号ｆ０／８を受け
て、これをクロック信号ｆ０の１周期の時間だけ遅延さ
せて信号ｆ／８として出力Ｑから出力する。
【００２５】遅延回路ＤＬ１は、インバータ２段により
構成され、クロック信号ｆ０を後述の所定時間ｄだけ遅
延させてクロック信号ｆとして出力する。
【００２６】次に、以上のように構成された分周回路の
動作について、図２を参照しつつ説明する。
【００２７】フリップフロップＤＦＦ１ａ−ＤＦＦ３ａ
の各々は、それ自身が遅延を有するため、信号ｆ／２，
ｆ／４，ｆ／８は、クロック信号ｆ０に対して時間ｄだ
け遅れて同期する。そこで、この実施の形態１では、遅
延回路ＤＬ１を設け、クロック信号ｆ０を時間ｄだけ遅
延させてクロック信号ｆとして出力する。これにより、
フリップフロップＤＦＦ１ａ−ＤＦＦ３ａからの信号ｆ
／２、ｆ／４、ｆ／８とクロック信号ｆとを遅滞なく完
全に同期して出力することができる。
【００２８】なお、ここではＤフリップフロップは相補
入力−相補出力型としたが、これに代えて、シングル入
力−相補出力型、相補入力−シングル出力型、シングル
入力−シングル出力型など、あらゆるタイプのＤフリッ
プフロップを用いてもよい。
【００２９】また、ＤフリップフロップＤＦＦ１−ＤＦ
Ｆ３に代えてＴフリップフロップを用いてもよい。
【００３０】また、クロック信号ｆ０を時間ｄだけ遅延
させるための遅延回路ＤＬ１としてインバータ２段を用
いたが、これに代えて他の遅延回路を用いていもよい。
【００３１】［実施の形態１の変形例］図３は、この発
明の実施の形態１の変形例による分周回路の全体構成を
示すブロック図である。図３を参照して、この分周回路
は、図１に示された分周回路からＤフリップフロップＤ
ＦＦ２ａを除き、ＤフリップフロップＤＦＦ２の出力Ｑ
からの信号ｆ０／４をＤフリップフロップＤＦＦ３のク
ロック入力Ｃとしたものである。
【００３２】ＤフリップフリップＤＦＦ１−ＤＦＦ３に
よって分周された信号のうち、使用しない周波数の信号
（ここでは、信号ｆ／４とする。）がある場合、その信
号はクロック信号ｆ０に同期させる必要がない。したが
って、ＤフリップフロップＤＦＦ２の出力Ｑからの信号
ｆ０／４を直接次段のＤフリップフロップＤＦＦ３のク
ロック入力とすることにより、分周回路を構成するのに
必要なトランジスタ数を削減することができ、したがっ
て全体の消費電力を減らすことができる。この場合に
も、図４に示されるように、フリップフロップＤＦＦ１
ａ、ＤＦＦ３ａからの信号ｆ／２、ｆ／８とクロック信
号ｆとを遅滞なく完全に同期して出力することができる
ことはいうまでもない。ただし、このとき、Ｄフリップ
フロップＤＦＦ１ａの出力ＱとＤフリップフロップＤＦ
Ｆ３ａの出力Ｑとの間（図３では、ｆ／２からｆ／８の
間）の遅延は、クロック信号ｆ０の１周期よりも小さい
必要がある。
【００３３】［実施の形態２］図５は、この発明の実施
の形態２による分周回路の全体構成を示すブロック図で
ある。図３を参照して、この分周回路は、図１に示され
た分周回路のうち遅延回路ＤＬ１を取り除き、さらにＤ
フリップフロップＤＦＦ２１，ＤＦＦ３１−ＤＦＦ３３
を設けたものである。ＤフリップフロップＤＦＦ２１
は、ＤフリップフロップＤＦＦ２の出力Ｄ，ＤＢをそれ
ぞれ入力Ｑ，ＱＢに受け、これらをクロック信号ｆの１
周期だけ遅延させて、クロック信号ｆに同期させてそれ
ぞれ出力Ｑ，ＱＢより出力する。ＤフリップフロップＤ
ＦＦ３１は、ＤフリップフロップＤＦＦ３の出力Ｄ，Ｄ
Ｂをそれぞれ入力Ｑ，ＱＢに受け、これらをクロック信
号ｆの１周期だけ遅延させて、クロック信号ｆに同期さ
せてそれぞれ出力Ｑ，ＱＢより出力する。Ｄフリップフ
ロップＤＦＦ３２は、ＤフリップフロップＤＦＦ３１の
出力Ｄ，ＤＢをそれぞれ入力Ｑ，ＱＢに受け、これらを
クロック信号ｆの１周期だけ遅延させて、クロック信号
ｆに同期させてそれぞれ出力Ｑ，ＱＢより出力する。Ｄ
フリップフロップＤＦＦ３３は、ＤフリップフロップＤ
ＦＦ３２の出力Ｄ，ＤＢをそれぞれ入力Ｑ，ＱＢに受
け、これらをクロック信号ｆの１周期だけ遅延させて、
クロック信号ｆに同期させてそれぞれ出力Ｑ，ＱＢより
出力する。ＤフリップフロップＤＦＦ２ａは、その入力
Ｄ，ＤＢにそれぞれフリップフロップＤＦＦ２１の出力
Ｄ，ＤＢを受け、クロック信号ｆに同期させて出力Ｑよ
り信号ｆ／４を出力する。ＤフリップフロップＤＦＦ３
ａは、その入力Ｄ，ＤＢにそれぞれフリップフロップＤ
ＦＦ３３の出力Ｄ，ＤＢを受け、クロック信号ｆに同期
させて出力Ｑより信号ｆ／８を出力する。
【００３４】次に、以上のように構成された分周回路の
動作について、図６を参照しつつ説明する。
【００３５】図１および図２に示された分周回路では、
分周された信号ｆ／２，ｆ／４，ｆ／８同士の位相が合
っていない。例えば、信号ｆ／４は信号ｆ／２の立上り
では変化せず、信号ｆ／８は信号ｆ／４の立上りで変化
しているわけではない。
【００３６】この実施の形態２による分周回路では、Ｄ
フリップフロップＤＦＦ２１により信号ｆ０／４をクロ
ック信号ｆの１周期分遅延させてＤフリップフロップＤ
ＦＦ２ａへ出力し、ＤフリップフロップＤＦＦ３１−Ｄ
ＦＦ３３により信号ｆ０／４をクロック信号ｆの３周期
分遅延させてＤフリップフロップＤＦＦ３ａに出力す
る。これにより、図６に示されるように、信号ｆ／２，
ｆ／４，ｆ／８を全て同位相で動作させることができ
る。
【００３７】なお、ここでは、Ｄフリップフロップは相
補入力−相補出力型としたが、これに代えて、シングル
入力−相補出力型、相補入力−シングル出力型、シング
ル入力−シングル出力型など、あらゆるタイプのＤフリ
ップフロップを用いてもよい。
【００３８】また、ＤフリップフロップＤＦＦ１−ＤＦ
Ｆ３に代えてＴフリップフロップを用いてもよい。
【００３９】［実施の形態３］図７は、この発明の実施
の形態３による分周回路の全体構成を示すブロック図で
ある。図７を参照して、この分周回路は、図５に示され
た分周回路に加えてさらに、図１に示された遅延回路Ｄ
Ｌ１を設けたものである。
【００４０】これにより、図８に示すように、クロック
信号ｆ、信号ｆ／２，ｆ／４，ｆ／８をすべて同位相で
動作させることができる。
【００４１】なお、ここでは、Ｄフリップフロップは相
補入力−相補出力型としたが、これに代えて、シングル
入力−相補出力型、相補入力−シングル出力型、シング
ル入力−シングル出力型など、あらゆるタイプのＤフリ
ップフロップを用いてもよい。
【００４２】また、ＤフリップフロップＤＦＦ１−ＤＦ
Ｆ３に代えてＴフリップフロップを用いてもよい。
【００４３】また、クロック信号ｆ０を時間ｄだけ遅延
させるための遅延回路としてインバータ２段を用いた
が、これに代えて他の遅延回路を用いていもよい。
【００４４】［実施の形態２の変形例］図９は、この発
明の実施の形態２の変形例による分周回路の全体構成を
示すブロック図である。図９を参照して、この分周回路
は、図５に示された分周回路からＤフリップフロップＤ
ＦＦ２１，ＤＦＦ２ａ，ＤＦＦ３２，ＤＦＦ３３を取り
除いたものである。これは、実施の形態３に示すのと同
様に、ＤフリップフリップＤＦＦ１−ＤＦＦ３によって
分周された信号のうち使用しない周波数の信号（ここで
は、信号ｆ／４とする。）がある場合を想定したもので
ある。
【００４５】これにより、分周回路を構成するのに必要
なトランジスタ数を削減することができ、したがって全
体の消費電力を減らすことができる。この場合にも、図
１０に示されるように、フリップフロップＤＦＦ１ａ、
ＤＦＦ３ａからの信号ｆ／２、ｆ／８を遅滞なく完全に
同期して出力することができることはいうまでもない。
ただし、このとき、ＤフリップフロップＤＦＦ１ａの出
力ＱとＤフリップフロップＤＦＦ３ａの出力Ｑとの間
（図９では、ｆ／２からｆ／８の間）の遅延は、クロッ
ク信号ｆの１周期よりも小さい必要がある。
【００４６】［実施の形態３の変形例］図１１は、この
発明の実施の形態３の変形例による分周回路の全体構成
を示すブロック図である。図１１を参照して、この分周
回路は、図９に示された分周回路に加えてさらに、図１
に示されたのと同様の遅延回路ＤＬ１を設けたものであ
る。
【００４７】これにより、図１２に示すように、クロッ
ク信号ｆ、信号ｆ／２，ｆ／８をすべて同位相で動作さ
せることができる。
【００４８】［実施の形態４］図１３は、この発明の実
施の形態４による分周回路の全体構成を示すブロック図
である。図１３を参照して、この分周回路は、図１に示
される分周回路から遅延回路ＤＬ１を取り除き、さら
に、ＤフリップフロップＤＦＦ２，ＤＦＦ２ａ，ＤＦＦ
３ａのクロック入力ＣをＤフリップフロップＤＦＦ１ａ
からの信号ｆ／２としたものである。Ｄフリップフロッ
プＤＦＦ２ａは、クロック入力ＣにＤフリップフロップ
ＤＦＦ１ａからの信号ｆ／２を受け、これに応答して信
号ｆ／４を出力Ｑから出力する。ＤフリップフロップＤ
ＦＦ３ａは、ＤフリップフロップＤＦＦ１ａからの信号
ｆ／２を受け、これに応答して信号ｆ／８を出力Ｑから
出力する。
【００４９】この分周回路では、図１４に示されるよう
に、信号ｆ／２は、クロック信号ｆに対して時間ｄだけ
遅れて同期し、信号ｆ／４，ｆ／８は、信号ｆ／２に対
して時間ｄだけ遅れて同期する。すなわち、信号ｆ／
４，ｆ／８は、クロック信号ｆに対して時間２ｄだけ遅
れることになる。
【００５０】しかし、信号ｆ／４，ｆ／８は比較的周波
数が低く、これらの信号を利用する部分では動作速度的
にも余裕があり、クロック信号ｆに対してさらにＤフリ
ップフロップ１段分の遅延ｄが加わっても動作には影響
がない場合が多い。
【００５１】そこで、この分周回路では、Ｄフリップフ
ロップＤＦＦ２ａ，ＤＦＦ３ａを信号ｆ／２で動作させ
ることにし、これにより消費電力の低減を図っている。
【００５２】なお、ここでは、Ｄフリップフロップは相
補入力−相補出力型としたが、これに代えて、シングル
入力−相補出力型、相補入力−シングル出力型、シング
ル入力−シングル出力型など、あらゆるタイプのＤフリ
ップフロップを用いてもよい。
【００５３】また、ＤフリップフロップＤＦＦ１−ＤＦ
Ｆ３に代えてＴフリップフロップを用いてもよい。
【００５４】［実施の形態５］図１５は、この発明の実
施の形態５による分周回路の全体構成を示すブロック図
である。図１５を参照して、この分周回路は、図１３に
示した分周回路に対して、さらに遅延回路ＤＬ１を設け
たものである。
【００５５】これにより、図１６に示されるように、信
号ｆ／２は、クロック信号ｆに対して遅滞なく同期し、
信号ｆ／４，ｆ／８は、クロック信号ｆに対して時間ｄ
だけ遅れて同期することになる。
【００５６】なお、ここでは、Ｄフリップフロップは相
補入力−相補出力型としたが、これに代えて、シングル
入力−相補出力型、相補入力−シングル出力型、シング
ル入力−シングル出力型など、あらゆるタイプのＤフリ
ップフロップを用いてもよい。
【００５７】また、ＤフリップフロップＤＦＦ１−ＤＦ
Ｆ３に代えてＴフリップフロップを用いてもよい。
【００５８】また、クロック信号ｆ０を時間ｄだけ遅延
させるための遅延回路ＤＬ１としてインバータ２段を用
いたが、これに代えて他の遅延回路を用いていもよい。
【００５９】［実施の形態６］図１７は、この発明の実
施の形態６による分周回路の全体構成を示すブロック図
である。図１７を参照して、この分周回路は、図１５に
示した分周回路に加えて、さらにＤフリップフロップＤ
ＦＦ３１を設けたものである。ＤフリップフロップＤＦ
Ｆ３１は、ＤフリップフロップＤＦＦ３の出力Ｄ，ＤＢ
をそれぞれ入力Ｑ，ＱＢに受け、これらを信号ｆ／２の
１周期だけ遅延させて、クロック信号ｆ／２に同期させ
てそれぞれ出力Ｑ，ＱＢより出力する。
【００６０】次に、以上のように構成された分周回路の
動作について、図１８を参照しつつ説明する。
【００６１】図１５に示された分周回路では、信号ｆ／
８は信号ｆ／４の立上りで変化しているわけではない。
しかし、この実施の形態９によれば、Ｄフリップフロッ
プＤＦＦ３１により信号ｆ０／８を信号ｆ／２の１周期
分遅延させることにより、図１８に示されるように、信
号ｆ／４，ｆ／８を同位相で動作させることができる。
【００６２】なお、ここでは、Ｄフリップフロップは相
補入力−相補出力型としたが、これに代えて、シングル
入力−相補出力型、相補入力−シングル出力型、シング
ル入力−シングル出力型など、あらゆるタイプのＤフリ
ップフロップを用いてもよい。
【００６３】また、ＤフリップフロップＤＦＦ１−ＤＦ
Ｆ３に代えてＴフリップフロップを用いてもよい。
【００６４】また、クロック信号ｆ０を時間ｄだけ遅延
させるための遅延回路ＤＬ１としてインバータ２段を用
いたが、これに代えて他の遅延回路を用いていもよい。
【００６５】［実施の形態４の変形例１］図１９は、こ
の発明の実施の形態４の変形例１による分周回路の全体
構成を示すブロック図である。図１９を参照して、この
分周回路は、図１３に示された分周回路からＤフリップ
フロップＤＦＦ２ａを取り除いたものである。これは、
実施の形態３に示すのと同様に、ＤフリップフリップＤ
ＦＦ１−ＤＦＦ３によって分周された信号のうち使用し
ない周波数の信号（ここでは、信号ｆ／４とする。）が
ある場合を想定したものである。
【００６６】これにより、分周回路を構成するのに必要
なトランジスタ数を削減することができ、したがって全
体の消費電力を減らすことができる。この場合にも、図
２０に示されるように、信号ｆ／２は、クロック信号ｆ
に対して時間ｄだけ遅れて同期し、信号ｆ／８は、信号
ｆ／２に対して時間ｄだけ遅れて同期する。ただし、こ
のとき、ＤフリップフロップＤＦＦ１ａの出力ＱとＤフ
リップフロップＤＦＦ３ａの出力Ｑとの間（図１９で
は、ｆ／２からｆ／８の間）の遅延は、クロック信号ｆ
の１周期ではなく、信号ｆ／２の１周期よりも小さけれ
ばいい。
【００６７】［実施の形態４の変形例２］図２１は、こ
の発明の実施の形態４の変形例２による分周回路の全体
構成を示すブロック図である。図２１を参照して、この
分周回路は、図１９に示した分周回路に対して、さらに
遅延回路ＤＬ１を設けたものである。
【００６８】これにより、図２２に示されるように、信
号ｆ／２は、クロック信号ｆに対して遅滞なく同期し、
信号ｆ／８は、クロック信号ｆに対して時間ｄだけ遅れ
て同期することになる。このように、信号ｆ／８以降は
クロック信号ｆに対して時間ｄだけ遅延することになる
が、回路動作として最も高速が要求される部分で、分周
出力が完全に一致しているということは、利点となる。
【００６９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７０】
【発明の効果】この発明の１つの局面に従った分周回路
は、フリップフロップ回路と、ラッチ回路と、遅延回路
とを設けたため、遅延回路により遅延されたクロック信
号とフリップフロップ回路により分周された信号とは遅
滞なく同期する。
【００７１】この発明のもう１つの局面に従った分周回
路は、第１のフリップフロップ回路と、第１のラッチ回
路と、第２のフリップフロップ回路と、第３のフリップ
フロップ回路と、第２のラッチ回路とを設けたため、第
１のフリップフロップ回路により分周された信号の位相
と第２のフリップフロップ回路により分周された信号の
位相とが揃った状態で出力されることになる。
【００７２】また、遅延回路を設けたため、遅延回路に
より遅延されたクロック信号と第１および第２のフリッ
プフロップ回路により分周された信号とは遅滞なく同期
する。
【００７３】この発明のさらにもう１つの局面に従った
分周回路は、第１のフリップフロップ回路と、第１のラ
ッチ回路と、第２のフリップフロップ回路と、第２のラ
ッチ回路とを設けたため、第２のラッチ回路をクロック
信号によって動作させる場合に比べて消費電力を低減さ
せることができる。
【００７４】また、遅延回路を設けたため、遅延回路に
より遅延されたクロック信号と第１のラッチ回路からの
信号とが遅滞なく同期する。
【００７５】また、第３のフリップフロップ回路と、第
４のフリップフロップ回路と、第３のラッチ回路とを設
けたため、第２のフリップフロップ回路により分周され
た信号の位相と第３のフリップフロップ回路により分周
された信号の位相とが揃った状態で出力されることにな
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による分周回路の構
成を示すブロック図である。
【図２】 図１に示された分周回路のタイミングチャー
トである。
【図３】 この発明の実施の形態１の変形例による分周
回路の構成を示すブロック図である。
【図４】 図３に示された分周回路のタイミングチャー
トである。
【図５】 この発明の実施の形態２による分周回路の構
成を示すブロック図である。
【図６】 図５に示された分周回路のタイミングチャー
トである。
【図７】 この発明の実施の形態３による分周回路の構
成を示すブロック図である。
【図８】 図７に示された分周回路のタイミングチャー
トである。
【図９】 この発明の実施の形態２の変形例による分周
回路の構成を示すブロック図である。
【図１０】 図９に示された分周回路のタイミングチャ
ートである。
【図１１】 この発明の実施の形態３の変形例による分
周回路の構成を示すブロック図である。
【図１２】 図１１に示された分周回路のタイミングチ
ャートである。
【図１３】 この発明の実施の形態４による分周回路の
構成を示すブロック図である。
【図１４】 図１３に示された分周回路のタイミングチ
ャートである。
【図１５】 この発明の実施の形態５による分周回路の
構成を示すブロック図である。
【図１６】 図１５に示された分周回路のタイミングチ
ャートである。
【図１７】 この発明の実施の形態６による分周回路の
構成を示すブロック図である。
【図１８】 図１７に示された分周回路のタイミングチ
ャートである。
【図１９】 この発明の実施の形態４の変形例１による
分周回路の構成を示すブロック図である。
【図２０】 図１９に示された分周回路のタイミングチ
ャートである。
【図２１】 この発明の実施の形態４の変形例２による
分周回路の構成を示すブロック図である。
【図２２】 図２１に示された分周回路のタイミングチ
ャートである。
【図２３】 従来の一般的な分周回路の構成を示すブロ
ック図である。
【図２４】 図２３に示された分周回路のタイミングチ
ャートである。
【図２５】 各分周出力をクロック信号に同期させて出
力する分周回路の構成を示すブロック図である。
【図２６】 図２５に示された分周回路のタイミングチ
ャートである。
【符号の説明】
ＤＦＦ１−ＤＦＦ３，ＤＦＦ１ａ−ＤＦＦ３ａ 遅延型
フリップフロップ回路、ＤＬ１ 遅延回路、ｆ，ｆ０
クロック信号、ＤＦＦ２１，ＤＦＦ３１−ＤＦＦ３３
遅延型フリップフロップ回路。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号を分周するフリップフロッ
    プ回路と、 前記フリップフロップ回路によって分周された信号をラ
    ッチし、前記クロック信号に同期させて出力するラッチ
    回路と、 前記クロック信号を遅延させて前記ラッチ回路からの信
    号と同期させて出力する遅延回路とを備える、分周回
    路。
  2. 【請求項２】 クロック信号を分周する第１のフリップ
    フロップ回路と、 前記第１のフリップフロップ回路によって分周された信
    号をラッチし、前記クロック信号に同期させて出力する
    第１のラッチ回路と、 前記第１のラッチ回路からの信号を分周する第２のフリ
    ップフロップ回路と、 前記第２のフリップフロップ回路からの信号を受けて、
    前記第１のフリップフロップ回路によって分周された信
    号に位相をそろえて出力する第３のフリップフロップ回
    路と、 前記第３のフリップフロップ回路からの信号をラッチ
    し、前記クロック信号に同期させて出力する第２のラッ
    チ回路とを備える、分周回路。
  3. 【請求項３】 前記分周回路はさらに、 前記クロック信号を遅延させて前記第１のラッチ回路か
    らの信号に同期させて出力する遅延回路を備える、請求
    項２に記載の分周回路。
  4. 【請求項４】 クロック信号を分周する第１のフリップ
    フロップ回路と、 前記第１のフリップフロップ回路によって分周された信
    号をラッチし、前記クロック信号に同期させて出力する
    第１のラッチ回路と、 前記第１のラッチ回路からの信号を分周する第２のフリ
    ップフロップ回路と、 前記第２のフリップフロップ回路からの信号をラッチ
    し、前記第１のラッチ回路からの信号に同期させて出力
    する第２のラッチ回路とを備える、分周回路。
  5. 【請求項５】 前記分周回路はさらに、 前記クロック信号を遅延させて前記第１のラッチ回路か
    らの信号に同期させて出力する遅延回路を備える、請求
    項４に記載の分周回路。
  6. 【請求項６】 前記分周回路はさらに、 前記第２のラッチ回路からの信号を分周する第３のフリ
    ップフロップ回路と、 前記第３のフリップフロップ回路からの信号を受けて、
    前記第２のフリップフロップ回路によって分周された信
    号に位相をそろえて出力する第４のフリップフロップ回
    路と、 前記第４のフリップフロップ回路からの信号をラッチ
    し、前記第１のラッチ回路からの信号に同期させて出力
    する第３のラッチ回路とを備える、請求項４または請求
    項５に記載の分周回路。
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