JP3508762B2 - 分周回路 - Google Patents
分周回路Info
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- JP3508762B2 JP3508762B2 JP2001384544A JP2001384544A JP3508762B2 JP 3508762 B2 JP3508762 B2 JP 3508762B2 JP 2001384544 A JP2001384544 A JP 2001384544A JP 2001384544 A JP2001384544 A JP 2001384544A JP 3508762 B2 JP3508762 B2 JP 3508762B2
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Description
【０００１】
【発明の属する技術分野】本発明は、一般的に分周回路
に関し、特に、入力されるクロック信号を設定された分
周比（１を含む）で分周する分周回路に関する。
に関し、特に、入力されるクロック信号を設定された分
周比（１を含む）で分周する分周回路に関する。
【０００２】
【従来の技術】一般に、携帯電話等の機器は、図３に示
すように、クロック信号を発生するマスタークロック発
生回路１０と、クロック信号に同期して動作する複数の
モジュール２０とを有している。それぞれのモジュール
２０においては、動作速度の違いや省エネルギーモード
に対応するために、マスタークロック発生回路１０が発
生したクロック信号を分周する分周回路３０が設けられ
ている。分周回路３０においては、分周比が可変となっ
ており、分周比設定信号に基いて分周比が設定される。
分周回路３０によって分周されたクロック信号は、多数
の論理回路４０に供給される。
すように、クロック信号を発生するマスタークロック発
生回路１０と、クロック信号に同期して動作する複数の
モジュール２０とを有している。それぞれのモジュール
２０においては、動作速度の違いや省エネルギーモード
に対応するために、マスタークロック発生回路１０が発
生したクロック信号を分周する分周回路３０が設けられ
ている。分周回路３０においては、分周比が可変となっ
ており、分周比設定信号に基いて分周比が設定される。
分周回路３０によって分周されたクロック信号は、多数
の論理回路４０に供給される。
【０００３】図４に、従来の分周回路の構成例を示す。
この分周回路は、入力クロック信号をカウントするカウ
ンタ１１と、入力クロック信号及びカウンタ１１から出
力される複数の分周クロック信号の内から１つのクロッ
ク信号を選択する選択回路１２と、選択回路１２によっ
て選択されたクロック信号を外部に出力するバッファ回
路１３とを有している。カウンタ１１は、２進カウンタ
であり、周波数ｆCの入力クロック信号を２分周、４分
周、８分周等して得られる周波数ｆC／２、ｆC／４、ｆ
C／８等の分周クロック信号を出力する。選択回路１２
は、分周比設定信号に基づいて、入力クロック信号と、
カウンタ１１から出力される複数の分周クロック信号と
の内から１つのクロック信号を選択する。例えば、省エ
ネルギーモードにおいては、周波数の低い分周クロック
信号を選択することにより、後段の論理回路において消
費される電力を削減することができる。
この分周回路は、入力クロック信号をカウントするカウ
ンタ１１と、入力クロック信号及びカウンタ１１から出
力される複数の分周クロック信号の内から１つのクロッ
ク信号を選択する選択回路１２と、選択回路１２によっ
て選択されたクロック信号を外部に出力するバッファ回
路１３とを有している。カウンタ１１は、２進カウンタ
であり、周波数ｆCの入力クロック信号を２分周、４分
周、８分周等して得られる周波数ｆC／２、ｆC／４、ｆ
C／８等の分周クロック信号を出力する。選択回路１２
は、分周比設定信号に基づいて、入力クロック信号と、
カウンタ１１から出力される複数の分周クロック信号と
の内から１つのクロック信号を選択する。例えば、省エ
ネルギーモードにおいては、周波数の低い分周クロック
信号を選択することにより、後段の論理回路において消
費される電力を削減することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、カウン
タ１１に内蔵されているフリップフロップは、クロック
信号の立ち上がりエッジからデータが出力されるまでの
間に遅延を発生し、その遅延時間は、クロック信号の分
周比によって異なる。そのため、図３に示す分周回路３
０として図４に示す従来の分周回路を用いたのでは、複
数のモジュール２０の間においてデータの入出力タイミ
ングを合わせることができず、同期設計が前提となる論
理合成が困難となっていた。
タ１１に内蔵されているフリップフロップは、クロック
信号の立ち上がりエッジからデータが出力されるまでの
間に遅延を発生し、その遅延時間は、クロック信号の分
周比によって異なる。そのため、図３に示す分周回路３
０として図４に示す従来の分周回路を用いたのでは、複
数のモジュール２０の間においてデータの入出力タイミ
ングを合わせることができず、同期設計が前提となる論
理合成が困難となっていた。
【０００５】そこで、上記の点に鑑み、本発明は、入力
されるクロック信号の分周比を変化させてもクロック信
号の遅延時間がほとんど変化しない分周回路を提供する
ことを目的とする。
されるクロック信号の分周比を変化させてもクロック信
号の遅延時間がほとんど変化しない分周回路を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る分周回路は、入力クロック信号を分周
して複数の分周クロック信号を出力する分周手段と、分
周手段から出力される複数の分周クロック信号の内の１
つを選択する第１の選択手段と、入力クロック信号に基
づいて、第１の選択手段によって選択された分周クロッ
ク信号を同期化する同期化手段と、入力クロック信号を
所定の期間遅延させて遅延クロック信号を出力する遅延
手段と、同期化手段から出力される分周クロック信号と
遅延手段から出力される遅延クロック信号との内の１つ
を選択する第２の選択手段とを具備する。
め、本発明に係る分周回路は、入力クロック信号を分周
して複数の分周クロック信号を出力する分周手段と、分
周手段から出力される複数の分周クロック信号の内の１
つを選択する第１の選択手段と、入力クロック信号に基
づいて、第１の選択手段によって選択された分周クロッ
ク信号を同期化する同期化手段と、入力クロック信号を
所定の期間遅延させて遅延クロック信号を出力する遅延
手段と、同期化手段から出力される分周クロック信号と
遅延手段から出力される遅延クロック信号との内の１つ
を選択する第２の選択手段とを具備する。
【０００７】この分周回路は、第２の選択手段によって
選択されたクロック信号を外部に出力するバッファ回路
をさらに具備するようにしても良い。この分周回路にお
いて、分周手段が、入力クロック信号の立ち上がりエッ
ジをカウントするカウンタを含むようにしても良いし、
第１の選択手段が、分周比設定信号によって設定された
分周比に従って、分周手段から出力される複数の分周ク
ロック信号の内の１つを選択するマルチプレクサを含む
ようにしても良い。
選択されたクロック信号を外部に出力するバッファ回路
をさらに具備するようにしても良い。この分周回路にお
いて、分周手段が、入力クロック信号の立ち上がりエッ
ジをカウントするカウンタを含むようにしても良いし、
第１の選択手段が、分周比設定信号によって設定された
分周比に従って、分周手段から出力される複数の分周ク
ロック信号の内の１つを選択するマルチプレクサを含む
ようにしても良い。
【０００８】また、同期化手段が、入力クロック信号に
同期して、第１の選択手段によって選択された分周クロ
ック信号をラッチするフリップフロップを含むようにし
ても良いし、遅延手段が、少なくとも１つの論理ゲート
を含むようにしても良い。さらに、第２の選択手段が、
分周比設定信号によって設定された分周比に従って、同
期化手段から出力される分周クロック信号と遅延手段か
ら出力される遅延クロック信号との内の１つを選択する
マルチプレクサを含むようにしても良い。
同期して、第１の選択手段によって選択された分周クロ
ック信号をラッチするフリップフロップを含むようにし
ても良いし、遅延手段が、少なくとも１つの論理ゲート
を含むようにしても良い。さらに、第２の選択手段が、
分周比設定信号によって設定された分周比に従って、同
期化手段から出力される分周クロック信号と遅延手段か
ら出力される遅延クロック信号との内の１つを選択する
マルチプレクサを含むようにしても良い。
【０００９】本発明によれば、同期化手段によって同期
化された分周クロック信号と遅延手段によって所定の遅
延が施された遅延クロック信号との内の１つを選択する
ようにしたので、入力されるクロック信号の分周比を変
化させてもクロック信号の遅延時間がほとんど変化しな
い。
化された分周クロック信号と遅延手段によって所定の遅
延が施された遅延クロック信号との内の１つを選択する
ようにしたので、入力されるクロック信号の分周比を変
化させてもクロック信号の遅延時間がほとんど変化しな
い。
【００１０】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態について説明する。図１は、本発明の一実施
形態に係る分周回路の構成を示すブロック図である。こ
の分周回路は、入力クロック信号をカウントするカウン
タ１と、カウンタ１から出力される複数の分周クロック
信号の内から１つの信号を選択する選択回路２と、入力
クロック信号に基づいて、選択回路２によって選択され
た分周クロック信号を同期化するフリップフロップ３と
を有している。さらに、この分周回路は、入力クロック
信号を所定の期間遅延させて遅延クロック信号を出力す
る遅延回路４と、フリップフロップ３から出力される分
周クロック信号と遅延回路４から出力される遅延クロッ
ク信号との内の１つを選択する選択回路５と、選択回路
５によって選択されたクロック信号を外部に出力するバ
ッファ回路６と有している。
実施の形態について説明する。図１は、本発明の一実施
形態に係る分周回路の構成を示すブロック図である。こ
の分周回路は、入力クロック信号をカウントするカウン
タ１と、カウンタ１から出力される複数の分周クロック
信号の内から１つの信号を選択する選択回路２と、入力
クロック信号に基づいて、選択回路２によって選択され
た分周クロック信号を同期化するフリップフロップ３と
を有している。さらに、この分周回路は、入力クロック
信号を所定の期間遅延させて遅延クロック信号を出力す
る遅延回路４と、フリップフロップ３から出力される分
周クロック信号と遅延回路４から出力される遅延クロッ
ク信号との内の１つを選択する選択回路５と、選択回路
５によって選択されたクロック信号を外部に出力するバ
ッファ回路６と有している。
【００１１】カウンタ１は、２進カウンタであり、周波
数ｆCの入力クロック信号を２分周、４分周、８分周等
して得られる周波数ｆC／２、ｆC／４、ｆC／８等の分
周クロック信号を出力する。
数ｆCの入力クロック信号を２分周、４分周、８分周等
して得られる周波数ｆC／２、ｆC／４、ｆC／８等の分
周クロック信号を出力する。
【００１２】選択回路２は、マルチプレクサ等によって
構成され、２、４、８分周等を表す分周比設定信号に基
づいて、カウンタ１から出力される複数の分周クロック
信号の内から１つの分周クロック信号を選択する。例え
ば、省エネルギーモードにおいては、周波数の低い分周
クロック信号を選択することにより、後段の論理回路に
おいて消費される電力を削減することができる。
構成され、２、４、８分周等を表す分周比設定信号に基
づいて、カウンタ１から出力される複数の分周クロック
信号の内から１つの分周クロック信号を選択する。例え
ば、省エネルギーモードにおいては、周波数の低い分周
クロック信号を選択することにより、後段の論理回路に
おいて消費される電力を削減することができる。
【００１３】フリップフロップ３は、入力クロック信号
の立ち上がりエッジにおいて、選択回路２によって選択
された分周クロック信号をラッチする。これにより、い
ずれの分周クロック信号が選択されても、これを入力ク
ロック信号に同期させることができる。ただし、フリッ
プフロップ３において、入力クロック信号の立ち上がり
エッジからデータが出力されるまでの間には、所定の遅
延時間が存在する。
の立ち上がりエッジにおいて、選択回路２によって選択
された分周クロック信号をラッチする。これにより、い
ずれの分周クロック信号が選択されても、これを入力ク
ロック信号に同期させることができる。ただし、フリッ
プフロップ３において、入力クロック信号の立ち上がり
エッジからデータが出力されるまでの間には、所定の遅
延時間が存在する。
【００１４】遅延回路４は、フリップフロップ３におけ
る遅延時間を補償するために、入力クロック信号を遅延
させて遅延クロック信号を出力する。これにより、遅延
クロック信号の立ち上がりエッジと、フリップフロップ
３から出力される信号との間で、タイミングを合わせる
ことができる。遅延回路４としては、バッファ回路、Ａ
ＮＤ回路、ＯＲ回路等の様々な論理ゲートを用いること
ができる。
る遅延時間を補償するために、入力クロック信号を遅延
させて遅延クロック信号を出力する。これにより、遅延
クロック信号の立ち上がりエッジと、フリップフロップ
３から出力される信号との間で、タイミングを合わせる
ことができる。遅延回路４としては、バッファ回路、Ａ
ＮＤ回路、ＯＲ回路等の様々な論理ゲートを用いること
ができる。
【００１５】選択回路５は、マルチプレクサ等によって
構成される。選択回路５は、分周比設定信号が１分周以
外を表す場合には、フリップフロップ３から出力される
分周クロック信号を選択し、分周比設定信号が１分周以
外を表す場合には、遅延回路４から出力される遅延クロ
ック信号を選択する。遅延回路４における遅延時間を適
切に選択あるいは調整することにより、いずれの分周ク
ロック信号が選択されても、クロック信号の遅延時間は
ほとんど変化しない。
構成される。選択回路５は、分周比設定信号が１分周以
外を表す場合には、フリップフロップ３から出力される
分周クロック信号を選択し、分周比設定信号が１分周以
外を表す場合には、遅延回路４から出力される遅延クロ
ック信号を選択する。遅延回路４における遅延時間を適
切に選択あるいは調整することにより、いずれの分周ク
ロック信号が選択されても、クロック信号の遅延時間は
ほとんど変化しない。
【００１６】次に、本実施形態に係る分周回路の動作に
ついて、図１及び図２を参照しながら説明する。図２
は、本実施形態に係るカウンタの動作タイミングを示す
タイミングチャートである。図２において、入力クロッ
ク信号と、カウンタ１から出力される分周クロック信号
と、フリップフロップ３から出力される分周クロック信
号との位相関係が示されている。カウンタ１から出力さ
れる２分周、４分周、８分周されたクロック信号は、異
なる遅延時間Ｔ2、Ｔ4、Ｔ8だけ遅延される。分周比が
２、４、８と大きくなるほどカウンタ１内でクロック信
号が遅延される回数が多くなるため、クロック信号の遅
延時間は長くなる。
ついて、図１及び図２を参照しながら説明する。図２
は、本実施形態に係るカウンタの動作タイミングを示す
タイミングチャートである。図２において、入力クロッ
ク信号と、カウンタ１から出力される分周クロック信号
と、フリップフロップ３から出力される分周クロック信
号との位相関係が示されている。カウンタ１から出力さ
れる２分周、４分周、８分周されたクロック信号は、異
なる遅延時間Ｔ2、Ｔ4、Ｔ8だけ遅延される。分周比が
２、４、８と大きくなるほどカウンタ１内でクロック信
号が遅延される回数が多くなるため、クロック信号の遅
延時間は長くなる。
【００１７】選択回路２は、カウンタ１から出力される
複数の分周クロック信号の内から１つの分周クロック信
号を選択し、フリップフロップ３へ出力する。フリップ
フロップ３は、入力クロック信号に基づいて、選択回路
２によって選択された分周クロック信号を同期化する。
その結果、図２に示すように、いずれの分周クロック信
号が選択されても、入力クロック信号の立ち上がりエッ
ジから分周クロック信号の変化点までの遅延時間ＴFFを
一定にすることができる。したがって、遅延回路４にお
いて、遅延時間ＴFFとほぼ等しい遅延時間を入力クロッ
ク信号に与えることにより、選択回路５によって入力ク
ロック信号と分周クロック信号とを切り換える際の入力
クロック信号の遅延時間の差を低減し、これらのクロッ
ク信号の位相を合わせることができる。
複数の分周クロック信号の内から１つの分周クロック信
号を選択し、フリップフロップ３へ出力する。フリップ
フロップ３は、入力クロック信号に基づいて、選択回路
２によって選択された分周クロック信号を同期化する。
その結果、図２に示すように、いずれの分周クロック信
号が選択されても、入力クロック信号の立ち上がりエッ
ジから分周クロック信号の変化点までの遅延時間ＴFFを
一定にすることができる。したがって、遅延回路４にお
いて、遅延時間ＴFFとほぼ等しい遅延時間を入力クロッ
ク信号に与えることにより、選択回路５によって入力ク
ロック信号と分周クロック信号とを切り換える際の入力
クロック信号の遅延時間の差を低減し、これらのクロッ
ク信号の位相を合わせることができる。
【００１８】
【発明の効果】以上述べた様に、本発明に係る分周回路
によれば、入力されるクロック信号の分周比（１を含
む）を変化させてもクロック信号の遅延時間がほとんど
変化しないので、複数のモジュール間の論理合成におけ
る同期設計が容易となる。また、回路動作の解析や、設
計変更への対応も容易となる。
によれば、入力されるクロック信号の分周比（１を含
む）を変化させてもクロック信号の遅延時間がほとんど
変化しないので、複数のモジュール間の論理合成におけ
る同期設計が容易となる。また、回路動作の解析や、設
計変更への対応も容易となる。
【図１】本発明の一実施形態に係る分周回路の構成を示
すブロック図である。
すブロック図である。
【図２】本発明の一実施形態に係るカウンタの動作タイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図３】複数のモジュールを有する機器におけるクロッ
ク信号の分配を示すブロック図である。
ク信号の分配を示すブロック図である。
【図４】従来の分周回路の構成例を示すブロック図であ
る。
る。
１ カウンタ
２、５ 選択回路
３ フリップフロップ
４ 遅延回路
５ 選択回路
６ バッファ回路
Claims (7)
- 【請求項１】 入力クロック信号を分周して複数の分周
クロック信号を出力する分周手段と、 前記分周手段から出力される複数の分周クロック信号の
内の１つを選択する第１の選択手段と、 入力クロック信号に基づいて、前記第１の選択手段によ
って選択された分周クロック信号を同期化する同期化手
段と、 入力クロック信号を所定の期間遅延させて遅延クロック
信号を出力する遅延手段と、 前記同期化手段から出力される分周クロック信号と前記
遅延手段から出力される遅延クロック信号との内の１つ
を選択する第２の選択手段と、を具備する分周回路。 - 【請求項２】 前記第２の選択手段によって選択された
クロック信号を外部に出力するバッファ回路をさらに具
備する請求項１記載の分周回路。 - 【請求項３】 前記分周手段が、入力クロック信号の立
ち上がりエッジをカウントするカウンタを含むことを特
徴とする請求項１又は２記載の分周回路。 - 【請求項４】 前記第１の選択手段が、分周比設定信号
によって設定された分周比に従って、前記分周手段から
出力される複数の分周クロック信号の内の１つを選択す
るマルチプレクサを含むことを特徴とする請求項１〜３
のいずれか１項記載の分周回路。 - 【請求項５】 前記同期化手段が、入力クロック信号に
同期して、前記第１の選択手段によって選択された分周
クロック信号をラッチするフリップフロップを含むこと
を特徴とする請求項１〜４のいずれか１項記載の分周回
路。 - 【請求項６】 前記遅延手段が、少なくとも１つの論理
ゲートを含むことを特徴とする請求項１〜５のいずれか
１項記載の分周回路。 - 【請求項７】 前記第２の選択手段が、分周比設定信号
によって設定された分周比に従って、前記同期化手段か
ら出力される分周クロック信号と前記遅延手段から出力
される遅延クロック信号との内の１つを選択するマルチ
プレクサを含むことを特徴とする請求項１〜６のいずれ
か１項記載の分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001384544A JP3508762B2 (ja) | 2001-12-18 | 2001-12-18 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001384544A JP3508762B2 (ja) | 2001-12-18 | 2001-12-18 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003188719A JP2003188719A (ja) | 2003-07-04 |
| JP3508762B2 true JP3508762B2 (ja) | 2004-03-22 |
Family
ID=27594249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001384544A Expired - Fee Related JP3508762B2 (ja) | 2001-12-18 | 2001-12-18 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3508762B2 (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
| TW527763B (en) * | 2000-05-01 | 2003-04-11 | Koninkl Philips Electronics Nv | Power adaptive frequency divider |
| US6917662B2 (en) | 2003-09-11 | 2005-07-12 | International Business Machines Corporation | Programmable low-power high-frequency divider |
| US7342429B2 (en) | 2003-09-11 | 2008-03-11 | International Business Machines Corporation | Programmable low-power high-frequency divider |
| KR101349587B1 (ko) | 2007-06-12 | 2014-01-09 | 삼성전자주식회사 | 단일 클럭 경로를 사용하는 1분주이상의 클럭 분주 회로 |
| JP2009290753A (ja) * | 2008-05-30 | 2009-12-10 | Nippon Telegr & Teleph Corp <Ntt> | Ｂｐｓｋ変調回路及びｂｐｓｋ変調方法 |
| CN114204937B (zh) * | 2022-02-16 | 2022-06-14 | 山东兆通微电子有限公司 | 一种分频器电路及频率合成器 |
-
2001
- 2001-12-18 JP JP2001384544A patent/JP3508762B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003188719A (ja) | 2003-07-04 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031202 |
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