JPH0865173A - パラレルシリアル変換回路 - Google Patents
パラレルシリアル変換回路Info
- Publication number
- JPH0865173A JPH0865173A JP6191693A JP19169394A JPH0865173A JP H0865173 A JPH0865173 A JP H0865173A JP 6191693 A JP6191693 A JP 6191693A JP 19169394 A JP19169394 A JP 19169394A JP H0865173 A JPH0865173 A JP H0865173A
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- JP
- Japan
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- data
- circuit
- parallel
- timing pulse
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Abstract
(57)【要約】
【目的】 ＰＳ変換のためのタイミングパルス生成用信
号として外部タイミングパルスを用いると、このパルス
の位相変動によりシリアル変換後のデータにビットずれ
が生じるがこれを防ぐ。 【構成】 高速クロックを分周回路で分周し、これをク
ロック乗せ替え回路２，リタイミング回路３及びＰＳ変
換回路５の各動作クロックとする。パラレル入力データ
はクロック乗せ替え回路２及びリタイミング回路３にて
分周クロックと完全に位相同期したものとなり、またＰ
Ｓ変換回路５の変換タイミングも分周クロックを用いて
いるので、パラレル入力データの位相変動は完全に吸収
される。また、位相変動の危険のある外部タイミングパ
ルスを用いることがないために、これまたシリアル変換
後のデータのビットずれもなくなる。
号として外部タイミングパルスを用いると、このパルス
の位相変動によりシリアル変換後のデータにビットずれ
が生じるがこれを防ぐ。 【構成】 高速クロックを分周回路で分周し、これをク
ロック乗せ替え回路２，リタイミング回路３及びＰＳ変
換回路５の各動作クロックとする。パラレル入力データ
はクロック乗せ替え回路２及びリタイミング回路３にて
分周クロックと完全に位相同期したものとなり、またＰ
Ｓ変換回路５の変換タイミングも分周クロックを用いて
いるので、パラレル入力データの位相変動は完全に吸収
される。また、位相変動の危険のある外部タイミングパ
ルスを用いることがないために、これまたシリアル変換
後のデータのビットずれもなくなる。
Description
【０００１】
【産業上の利用分野】本発明はパラレルシリアル変換回
路に関し、特にｎ本のパラレルデータを１本のシリアル
データに変換するためのパラレルシリアル変換回路に関
に関するものである。
路に関し、特にｎ本のパラレルデータを１本のシリアル
データに変換するためのパラレルシリアル変換回路に関
に関するものである。
【０００２】
【従来の技術】従来のこの種のパラレルシリアル変換回
路のｎ＝４の場合における構成を図６に示す。図におい
て、４本の入力データは１／４ＰＳ（パラレルシリア
ル）変換回路５へ入力され、タイミングパルス発生回路
２４からのタイミングパルス及び外部からの高速クロッ
クとに同期して１本のシリアルデータ（ＤＡＴＡ）に変
換されて出力される。
路のｎ＝４の場合における構成を図６に示す。図におい
て、４本の入力データは１／４ＰＳ（パラレルシリア
ル）変換回路５へ入力され、タイミングパルス発生回路
２４からのタイミングパルス及び外部からの高速クロッ
クとに同期して１本のシリアルデータ（ＤＡＴＡ）に変
換されて出力される。
【０００３】タイミングパルス発生回路２４は、外部タ
イミングパルス及び高速クロックとにより、パラレルシ
リアル変換タイミングを定めるタイミングパルスを生成
して１／４ＰＳ変換回路５へ供給するものである。この
タイミングパルス発生回路２４は、図７にその一例を示
す如く、ＤＦＦ（ディレイドフリップフロップ）２４
１，２４２及びナンドゲート１４４からなる微分回路
と、アンドゲート２４５及びＤＦＦ２４３からなる逓倍
回路とからなっている。
イミングパルス及び高速クロックとにより、パラレルシ
リアル変換タイミングを定めるタイミングパルスを生成
して１／４ＰＳ変換回路５へ供給するものである。この
タイミングパルス発生回路２４は、図７にその一例を示
す如く、ＤＦＦ（ディレイドフリップフロップ）２４
１，２４２及びナンドゲート１４４からなる微分回路
と、アンドゲート２４５及びＤＦＦ２４３からなる逓倍
回路とからなっている。
【０００４】外部タイミングパルスは微分回路により微
分され、その微分出力Ｃが次段の逓倍回路にて逓倍され
ることにより、パラレルシリアル変換タイミングを定め
るタイミングパルスが生成されるようになっている。
分され、その微分出力Ｃが次段の逓倍回路にて逓倍され
ることにより、パラレルシリアル変換タイミングを定め
るタイミングパルスが生成されるようになっている。
【０００５】図８は１／４ＰＳ変換回路５の一例を示す
回路図であり、２／１セレクタ５１〜５４とＤＦＦ４５
５〜５８とからなる公知の構成である。４本の入力パラ
レルデータ（低速データ）はこれ等入力パラレルデータ
に対応して設けられた２／１セレクタ５１〜５４の各Ｂ
入力となり、これ等各セレクタ出力Ｙは対応ＤＦＦ５５
〜５８の各データ入力となっている。各ＤＦＦ５５〜５
８の各Ｑ出力は次段の２／１セレクタ５２〜５４の各Ａ
入力となっている。尚、初段の２／１セレクタ５１のＡ
入力には“０”が印加されている。
回路図であり、２／１セレクタ５１〜５４とＤＦＦ４５
５〜５８とからなる公知の構成である。４本の入力パラ
レルデータ（低速データ）はこれ等入力パラレルデータ
に対応して設けられた２／１セレクタ５１〜５４の各Ｂ
入力となり、これ等各セレクタ出力Ｙは対応ＤＦＦ５５
〜５８の各データ入力となっている。各ＤＦＦ５５〜５
８の各Ｑ出力は次段の２／１セレクタ５２〜５４の各Ａ
入力となっている。尚、初段の２／１セレクタ５１のＡ
入力には“０”が印加されている。
【０００６】そして、最終段ＤＦＦ５８のＱ出力がシリ
アルデータ（高速ＤＡＴＡ）となって出力される。各２
／１セレクタの選択入力Ｓにはタイミングパルスが印加
され、各ＤＦＦのクロック入力には高速クロックが印加
されている。
アルデータ（高速ＤＡＴＡ）となって出力される。各２
／１セレクタの選択入力Ｓにはタイミングパルスが印加
され、各ＤＦＦのクロック入力には高速クロックが印加
されている。
【０００７】図９は図７のタイミングパルス発生回路の
各部動作波形を示すものであり、（Ａ）は通常動作時、
（Ｂ）は外部タイミングパルスの位相変動時の各波形で
ある。尚、データａ，ｂ，ｃは図７のＤＦＦ２４１のＱ
出力，ＤＦＦ２４２の反転Ｑ出力，ナンドゲート２４４
の出力を夫々示している。
各部動作波形を示すものであり、（Ａ）は通常動作時、
（Ｂ）は外部タイミングパルスの位相変動時の各波形で
ある。尚、データａ，ｂ，ｃは図７のＤＦＦ２４１のＱ
出力，ＤＦＦ２４２の反転Ｑ出力，ナンドゲート２４４
の出力を夫々示している。
【０００８】外部タイミングパルスは高速クロックによ
り微分回路（ＤＦＦ２４１，２４２，ナンドゲート２４
４）でラッチされかつ微分され、更にこの微分パルスｃ
はアンドゲート２４５とＤＦＦ２４３とにより逓倍され
タイミングパルスが生成されるようになっている。
り微分回路（ＤＦＦ２４１，２４２，ナンドゲート２４
４）でラッチされかつ微分され、更にこの微分パルスｃ
はアンドゲート２４５とＤＦＦ２４３とにより逓倍され
タイミングパルスが生成されるようになっている。
【０００９】このタイミングパルスを基に１／４ＰＳ変
換回路５では４本の低速パラレルデータを高速クロック
に同期した１本の高速シリアルデータに変換する。その
動作の詳細を図１０の動作タイミングチャートにて示し
ている。
換回路５では４本の低速パラレルデータを高速クロック
に同期した１本の高速シリアルデータに変換する。その
動作の詳細を図１０の動作タイミングチャートにて示し
ている。
【００１０】ここで、外部タイミングパルスは温度特性
等の使用環境の変動により位相変動する可能性があり、
その位相変動の幅が高速クロックに対して１周期以上に
なると、タイミングパルス発生回路２４において外部タ
イミングパルスが高速クロックにより正しくラッチされ
なくなり、よって生成されるタイミングパルスの周期が
図９（Ｂ）に示す如く変動して、図１０に示す如くパラ
レルシリアル変換時にビットずれが発生する。
等の使用環境の変動により位相変動する可能性があり、
その位相変動の幅が高速クロックに対して１周期以上に
なると、タイミングパルス発生回路２４において外部タ
イミングパルスが高速クロックにより正しくラッチされ
なくなり、よって生成されるタイミングパルスの周期が
図９（Ｂ）に示す如く変動して、図１０に示す如くパラ
レルシリアル変換時にビットずれが発生する。
【００１１】
【発発明が解決しようとする課題】この様に従来のパラ
レルシリアル変換回路では、外部タイミングパルスの位
相変動が高速クロックに対して１クロック幅以内で収ま
る様なシステムでしか適用できないという問題がある。
レルシリアル変換回路では、外部タイミングパルスの位
相変動が高速クロックに対して１クロック幅以内で収ま
る様なシステムでしか適用できないという問題がある。
【００１２】そこで、本発明はこの様な従来技術の問題
点を解決すべくなされたものであって、その目的とする
ところは、使用環境により位相変動が生じる可能性のあ
る外部タイミングパルスを用いる必要のない、常に正確
なシリアル変換が可能なパラレルシリアル変換回路を提
供することにある。
点を解決すべくなされたものであって、その目的とする
ところは、使用環境により位相変動が生じる可能性のあ
る外部タイミングパルスを用いる必要のない、常に正確
なシリアル変換が可能なパラレルシリアル変換回路を提
供することにある。
【００１３】
【課題を解決するための手段】本発明によれば、ｎ本の
パラレルデータを入力クロックに同期してシリアルデー
タに変換するパラレルシリアル変換回路であって、前記
入力クロックをｎ分周する分周手段と、前記ｎ本のパラ
レルデータを前記分周手段の分周クロックに同期させつ
つ導出する同期手段と、前記入力クロックと前記分周ク
ロックとを用いてパラレルシリアル変換タイミングを示
すタイミングパルスを生成するタイミングパルス生成手
段と、前記タイミングパルスに同期して前記同期手段の
ｎ本のパラレルデータ出力をシリアルデータに変換する
変換手段とを含むことを特徴とするパラレルシリアル変
換回路が得られる。
パラレルデータを入力クロックに同期してシリアルデー
タに変換するパラレルシリアル変換回路であって、前記
入力クロックをｎ分周する分周手段と、前記ｎ本のパラ
レルデータを前記分周手段の分周クロックに同期させつ
つ導出する同期手段と、前記入力クロックと前記分周ク
ロックとを用いてパラレルシリアル変換タイミングを示
すタイミングパルスを生成するタイミングパルス生成手
段と、前記タイミングパルスに同期して前記同期手段の
ｎ本のパラレルデータ出力をシリアルデータに変換する
変換手段とを含むことを特徴とするパラレルシリアル変
換回路が得られる。
【００１４】
【作用】ｎ本のパラレルデータを１のシリアルデータと
する場合、高速クロックを１／ｎに分周してこの分周ク
ロックにｎ本のパラレルデータを同期したデータにリタ
イミングする。このリタイミング後のパラレルデータを
同じく分周クロックに同期してシリアル変換する。これ
により、位相変動の危険性のある外部タイミングパルス
を用いることなく正確なパラレルシリアル変換が可能と
なる。
する場合、高速クロックを１／ｎに分周してこの分周ク
ロックにｎ本のパラレルデータを同期したデータにリタ
イミングする。このリタイミング後のパラレルデータを
同じく分周クロックに同期してシリアル変換する。これ
により、位相変動の危険性のある外部タイミングパルス
を用いることなく正確なパラレルシリアル変換が可能と
なる。
【００１５】
【実施例】以下、図面を参照しつつ本発明の実施例につ
いて詳述する。
いて詳述する。
【００１６】図１は本発明の実施例のブロック図であ
る。本例においてもｎ＝４として４本のパラレルデータ
を１本のシリアルデータに変換する場合について示す。
図１において、１／４分周回路１は高速クロックを１／
４に分周するものであり、この分周クロックはクロック
乗せ替え回路（エラスティックメモリ）２の読出しクロ
ックになると共に、タイミングパルス発生回路４へも供
給される。
る。本例においてもｎ＝４として４本のパラレルデータ
を１本のシリアルデータに変換する場合について示す。
図１において、１／４分周回路１は高速クロックを１／
４に分周するものであり、この分周クロックはクロック
乗せ替え回路（エラスティックメモリ）２の読出しクロ
ックになると共に、タイミングパルス発生回路４へも供
給される。
【００１７】クロック乗せ替え回路２は外部からの書込
みクロックにより４本のパラレルデータを同時に取込
み、分周クロックである読出しクロックによりこれを読
出すことにより、４本のパラレルデータを同時に導出し
て分周クロックへのデータ乗せ替えを行っている。リタ
イミング回路３はこれ等４本のクロック乗せ替え後のパ
ラレルデータを、分周クロックによりラッチして分周ク
ロックに完全に同期したデータとするものである。
みクロックにより４本のパラレルデータを同時に取込
み、分周クロックである読出しクロックによりこれを読
出すことにより、４本のパラレルデータを同時に導出し
て分周クロックへのデータ乗せ替えを行っている。リタ
イミング回路３はこれ等４本のクロック乗せ替え後のパ
ラレルデータを、分周クロックによりラッチして分周ク
ロックに完全に同期したデータとするものである。
【００１８】こうしてリタイミングされた４本のパラレ
ルデータは１／４ＰＳ変換回路５へ入力され、タイミン
グパルス発生回路４からのタイミングパルス及び高速ク
ロックに従ってシリアルデータに変換され高速データと
して出力される様になっている。この１／４ＰＳ変換回
路５の具体的構成は従来の図６に示した１／４ＰＳ変換
回路５と同一であって、図８の回路構成となっている。
ルデータは１／４ＰＳ変換回路５へ入力され、タイミン
グパルス発生回路４からのタイミングパルス及び高速ク
ロックに従ってシリアルデータに変換され高速データと
して出力される様になっている。この１／４ＰＳ変換回
路５の具体的構成は従来の図６に示した１／４ＰＳ変換
回路５と同一であって、図８の回路構成となっている。
【００１９】タイミングパルス発生回路４は高速クロッ
ク及び分周クロック（低速クロック）を入力として１／
４ＰＳ変換回路５の変換動作に必要なタイミングパルス
を生成するもので、図２にその具体的回路図が示されて
いる。低速クロックをデータ入力とするＤＦＦ４１と、
このＤＦＦ４１のＱ出力ａをデータ入力とするＤＦＦ４
２と、ＤＦＦ４１のＱ出力ａとＤＦＦ４２の反転Ｑ出力
ｂを２入力とするナンドゲート４４と、このゲート出力
ｃをデータ入力とするＤＦＦ４３とからなり、各ＤＦＦ
４１，４２，４３は高速クロックにて動作する。ＤＦＦ
４３のＱ出力がタイミングパルスとして用いられる。
ク及び分周クロック（低速クロック）を入力として１／
４ＰＳ変換回路５の変換動作に必要なタイミングパルス
を生成するもので、図２にその具体的回路図が示されて
いる。低速クロックをデータ入力とするＤＦＦ４１と、
このＤＦＦ４１のＱ出力ａをデータ入力とするＤＦＦ４
２と、ＤＦＦ４１のＱ出力ａとＤＦＦ４２の反転Ｑ出力
ｂを２入力とするナンドゲート４４と、このゲート出力
ｃをデータ入力とするＤＦＦ４３とからなり、各ＤＦＦ
４１，４２，４３は高速クロックにて動作する。ＤＦＦ
４３のＱ出力がタイミングパルスとして用いられる。
【００２０】図３は図２に示したタイミングパルス発生
回路４の動作を示す各部信号のタイミングチャートであ
る。低速クロックは高速クロックを分周回路１で１／４
に分周したものであり、ＤＦＦ４１において高速クロッ
クの１周期遅れてラッチされ、データａとなる。このラ
ッチデータａは再びＤＦＦ４２にてラッチされその反転
Ｑ出力データｂと先のラッチデータａとがナンドゲート
４４にてナンド論理演算される。従って、このナンド出
力データｃが得られて、このデータｃがＤＦＦ４３にて
ラッチされ低速クロックの立下りに同期して高速クロッ
クの１周期分のパルス幅（ローイネーブル）を有するタ
イミングパルスが生成される。
回路４の動作を示す各部信号のタイミングチャートであ
る。低速クロックは高速クロックを分周回路１で１／４
に分周したものであり、ＤＦＦ４１において高速クロッ
クの１周期遅れてラッチされ、データａとなる。このラ
ッチデータａは再びＤＦＦ４２にてラッチされその反転
Ｑ出力データｂと先のラッチデータａとがナンドゲート
４４にてナンド論理演算される。従って、このナンド出
力データｃが得られて、このデータｃがＤＦＦ４３にて
ラッチされ低速クロックの立下りに同期して高速クロッ
クの１周期分のパルス幅（ローイネーブル）を有するタ
イミングパルスが生成される。
【００２１】図４は図１の回路の動作を示す各部信号の
タイミングチャートであり、タイミングパルスの立上り
に同期して４本のパラレルデータが１本のシリアルデー
タに変換されることになる。
タイミングチャートであり、タイミングパルスの立上り
に同期して４本のパラレルデータが１本のシリアルデー
タに変換されることになる。
【００２２】かかる構成において、クロック乗せ替え回
路２からの読出しデータが高速クロックに対して図５に
示す如く位相変動したとすると、リタイミング回路３に
おいて、高速クロックを１／４分周した読出しクロック
に強制的に位相合わせがなされるので、高速クロックに
対して位相変動はリタイミング回路３にて吸収すること
になる。そして、このデータをＰＳ変換する際に用いら
れるタイミングパルスは、高速クロックとこれを分周し
て得られる分周クロック（読出しクロック）とにより作
成されるものであり、従来の如く外部からのタイミング
パルスを用いるものではないために、高速クロックに対
する位相変動をなくすことができるのである。
路２からの読出しデータが高速クロックに対して図５に
示す如く位相変動したとすると、リタイミング回路３に
おいて、高速クロックを１／４分周した読出しクロック
に強制的に位相合わせがなされるので、高速クロックに
対して位相変動はリタイミング回路３にて吸収すること
になる。そして、このデータをＰＳ変換する際に用いら
れるタイミングパルスは、高速クロックとこれを分周し
て得られる分周クロック（読出しクロック）とにより作
成されるものであり、従来の如く外部からのタイミング
パルスを用いるものではないために、高速クロックに対
する位相変動をなくすことができるのである。
【００２３】従って、図１の構成において、クロック乗
せ替え回路２のメモリの記憶容量をｎビットとすると、
入力データの高速クロックに対する位相変動が、高速ク
ロックのｎビット（ｎ周期）までのシステムに適用する
ことができることになる。
せ替え回路２のメモリの記憶容量をｎビットとすると、
入力データの高速クロックに対する位相変動が、高速ク
ロックのｎビット（ｎ周期）までのシステムに適用する
ことができることになる。
【００２４】
【発明の効果】以上述べた如く、本発明によれば、パラ
レル入力データの高速クロックに対する位相変動が高速
クロックの１クロック分以上となる様なシステムにおい
ても、シリアル変換後のシリアルデータのビットずれを
防止することができるという効果がある。
レル入力データの高速クロックに対する位相変動が高速
クロックの１クロック分以上となる様なシステムにおい
ても、シリアル変換後のシリアルデータのビットずれを
防止することができるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】図１のブロックのタイミングパルス発生回路の
例を示す図である。
例を示す図である。
【図３】図２の回路の各部動作信号波形を示すタイミン
グチャートである。
グチャートである。
【図４】図１のブロックの正常動作時の各部信号波形を
示すタイミングチャートである。
示すタイミングチャートである。
【図５】図１のブロックにおいて、入力データ位相変動
時の各部信号波形を示すタイミングチャートである。
時の各部信号波形を示すタイミングチャートである。
【図６】従来のＰＳ変換回路のブロック図である。
【図７】図６のタイミングパルス発生回路の例を示す回
路図である。
路図である。
【図８】図６の１／４ＰＳ変換回路５の具体例回路図で
ある。
ある。
【図９】（Ａ）は図７のタイミングパルス発生回路の通
常動作時の各部信号波形図、（Ｂ）は外部タイミングパ
ルスの位相変動時の各部信号波形図である。
常動作時の各部信号波形図、（Ｂ）は外部タイミングパ
ルスの位相変動時の各部信号波形図である。
【図１０】図６の回路ブロックの動作を示す各部信号波
形図である。
形図である。
１ １／４分周回路 ２ クロック乗せ替え回路 ３ リタイミング回路 ４ タイミングパルス発生回路 ５ １／４ＰＳ変換回路
Claims (2)
- 【請求項１】 ｎ本のパラレルデータを入力クロックに
同期してシリアルデータに変換するパラレルシリアル変
換回路であって、前記入力クロックをｎ分周する分周手
段と、前記ｎ本のパラレルデータを前記分周手段の分周
クロックに同期させつつ導出する同期手段と、前記入力
クロックと前記分周クロックとを用いてパラレルシリア
ル変換タイミングを示すタイミングパルスを生成するタ
イミングパルス生成手段と、前記タイミングパルスに同
期して前記同期手段のｎ本のパラレルデータ出力をシリ
アルデータに変換する変換手段とを含むことを特徴とす
るパラレルシリアル変換回路。 - 【請求項２】 前記同期手段は、前記ｎ本のパラレルデ
ータを前記分周クロックに乗せ替えて出力する手段と、
このクロック乗せ替え出力を前記分周クロックでリタイ
ミングするリタイミング手段とを含むことを特徴とする
請求項１記載のパラレルシリアル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6191693A JPH0865173A (ja) | 1994-08-16 | 1994-08-16 | パラレルシリアル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6191693A JPH0865173A (ja) | 1994-08-16 | 1994-08-16 | パラレルシリアル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865173A true JPH0865173A (ja) | 1996-03-08 |
Family
ID=16278899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6191693A Withdrawn JPH0865173A (ja) | 1994-08-16 | 1994-08-16 | パラレルシリアル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865173A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340058B1 (ko) * | 1998-06-27 | 2002-07-18 | 박종섭 | 버스신호전송장치 |
| US7253754B2 (en) | 2003-05-09 | 2007-08-07 | Nec Corporation | Data form converter between serial and parallel |
| WO2010010603A1 (ja) * | 2008-07-25 | 2010-01-28 | 株式会社アドバンテスト | クロック乗せ換え回路およびそれを用いた試験装置 |
| US8169348B2 (en) | 2009-11-20 | 2012-05-01 | Fujitsu Limited | Parallel-serial converter circuit |
| US8462028B2 (en) | 2010-07-06 | 2013-06-11 | Kawasaki Microelectronics, Inc. | Parallel to serial conversion apparatus and method of converting parallel data having different widths |
| CN104283561A (zh) * | 2014-09-22 | 2015-01-14 | 电子科技大学 | 一种异步时钟并串转换半周期输出电路 |
| CN112865806A (zh) * | 2020-12-31 | 2021-05-28 | 安徽芯纪元科技有限公司 | 一种高速adc并串转换电路 |
-
1994
- 1994-08-16 JP JP6191693A patent/JPH0865173A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |