JP2872036B2 - 速度変換装置 - Google Patents
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- JP2872036B2 JP2872036B2 JP6050831A JP5083194A JP2872036B2 JP 2872036 B2 JP2872036 B2 JP 2872036B2 JP 6050831 A JP6050831 A JP 6050831A JP 5083194 A JP5083194 A JP 5083194A JP 2872036 B2 JP2872036 B2 JP 2872036B2
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Description
【０００１】
【産業上の利用分野】本発明はデジタル無線通信システ
ムに用いる速度変換装置に関し、特に、冗長構成をとる
速度変換装置に関する。
ムに用いる速度変換装置に関し、特に、冗長構成をとる
速度変換装置に関する。
【０００２】
【従来の技術】従来のこの種の速度変換装置は、一般
に、電話回線を数回線合成するような多重装置とこれら
多重装置の生成する非同期の複数のデータを多重化する
多重化装置との間に接続され、同一構成の第１および第
２の速度変換回路からなる。これら速度変換回路は、上
記多重装置から第１クロックとこの第１クロックに同期
する入力データとを，上記多重化装置から第２クロック
を共通に受け、上記第２クロックに同期する出力データ
をそれぞれ生じ、この出力データを上記多重化装置に送
る。この多重化装置は、複数の速度変換回路からのスタ
ッフ同期された出力データを多重化する。
に、電話回線を数回線合成するような多重装置とこれら
多重装置の生成する非同期の複数のデータを多重化する
多重化装置との間に接続され、同一構成の第１および第
２の速度変換回路からなる。これら速度変換回路は、上
記多重装置から第１クロックとこの第１クロックに同期
する入力データとを，上記多重化装置から第２クロック
を共通に受け、上記第２クロックに同期する出力データ
をそれぞれ生じ、この出力データを上記多重化装置に送
る。この多重化装置は、複数の速度変換回路からのスタ
ッフ同期された出力データを多重化する。
【０００３】上記速度変換回路の各各は、上記入力デー
タを書き込み分周クロックに同期して書き込みこの書き
込まれた入力データを読み出し分周クロックに同期して
上記出力データとして読み出すメモリ回路と、上記第１
クロックを受けこの第１クロックを分周した上記書き込
み分周クロックを生じる書き込みクロック分周器と、上
記第２クロックを受けこの第２クロックを分周した読み
出し分周クロックを生ずる読み出しクロック分周器と、
上記書き込み分周クロックと上記読み出し分周クロック
との位相比較結果に基づいて上記出力データへのスタッ
フパルス挿入タイミングを示すスタッフ要求信号を生ず
る位相比較器とをそれぞれ有する。
タを書き込み分周クロックに同期して書き込みこの書き
込まれた入力データを読み出し分周クロックに同期して
上記出力データとして読み出すメモリ回路と、上記第１
クロックを受けこの第１クロックを分周した上記書き込
み分周クロックを生じる書き込みクロック分周器と、上
記第２クロックを受けこの第２クロックを分周した読み
出し分周クロックを生ずる読み出しクロック分周器と、
上記書き込み分周クロックと上記読み出し分周クロック
との位相比較結果に基づいて上記出力データへのスタッ
フパルス挿入タイミングを示すスタッフ要求信号を生ず
る位相比較器とをそれぞれ有する。
【０００４】
【発明が解決しようとする課題】上述した従来の速度変
換装置においては、２個の書き込みクロック分周器は各
各独立に分周動作するので、共通の第１クロックを受け
ていても電源投入タイミングのずれ等により分周タイミ
ングが確定せず、両クロック分周器の生じる書き込み分
周クロックの位相が互いに異なることがある。
換装置においては、２個の書き込みクロック分周器は各
各独立に分周動作するので、共通の第１クロックを受け
ていても電源投入タイミングのずれ等により分周タイミ
ングが確定せず、両クロック分周器の生じる書き込み分
周クロックの位相が互いに異なることがある。
【０００５】従って、２つの位相比較器からのスタッフ
要求信号間，および２つのメモリ回路からの出力データ
間に位相差が生じ、この結果、２つの速度変換回路を装
置メンテナンス等のために切り替える際、上記多重化装
置等の受ける出力データに同ビットの重複やビットの欠
落を生じる恐れがあるという問題があった。
要求信号間，および２つのメモリ回路からの出力データ
間に位相差が生じ、この結果、２つの速度変換回路を装
置メンテナンス等のために切り替える際、上記多重化装
置等の受ける出力データに同ビットの重複やビットの欠
落を生じる恐れがあるという問題があった。
【０００６】
【課題を解決するための手段】本発明の速度変換装置の
一つは、第１クロックとこの第１クロックに同期する入
力データと第２クロックとを共通に受け前記第２クロッ
クに同期する出力データをそれぞれ生じる第１の速度変
換回路と第２の速度変換回路とを備え、前記第１および
第２の速度変換回路が、前記入力データを書き込み分周
クロックに同期して書き込みこの書き込まれた入力デー
タを読み出し分周クロックに同期して前記出力データと
して読み出すメモリ回路と、前記第１クロックを受けこ
の第１クロックを分周した前記書き込み分周クロックを
生じる書き込みクロック分周器と、前記第２クロックを
受けこの第２クロックを分周した読み出し分周クロック
を生ずる読み出しクロック分周器と、前記書き込み分周
クロックと前記読み出し分周クロックとの位相比較結果
に基づいて前記出力データへのスタッフパルス挿入タイ
ミングを示すスタッフ要求信号を生ずる位相比較器とを
それぞれ備え、前記第１の速度変換回路を選択する切替
信号を受けると、前記第２の速度変換回路の書き込みク
ロック分周器が、前記書き込み分周クロックの位相を前
記第１の速度変換回路のそれに一致させる手段を有す
る。
一つは、第１クロックとこの第１クロックに同期する入
力データと第２クロックとを共通に受け前記第２クロッ
クに同期する出力データをそれぞれ生じる第１の速度変
換回路と第２の速度変換回路とを備え、前記第１および
第２の速度変換回路が、前記入力データを書き込み分周
クロックに同期して書き込みこの書き込まれた入力デー
タを読み出し分周クロックに同期して前記出力データと
して読み出すメモリ回路と、前記第１クロックを受けこ
の第１クロックを分周した前記書き込み分周クロックを
生じる書き込みクロック分周器と、前記第２クロックを
受けこの第２クロックを分周した読み出し分周クロック
を生ずる読み出しクロック分周器と、前記書き込み分周
クロックと前記読み出し分周クロックとの位相比較結果
に基づいて前記出力データへのスタッフパルス挿入タイ
ミングを示すスタッフ要求信号を生ずる位相比較器とを
それぞれ備え、前記第１の速度変換回路を選択する切替
信号を受けると、前記第２の速度変換回路の書き込みク
ロック分周器が、前記書き込み分周クロックの位相を前
記第１の速度変換回路のそれに一致させる手段を有す
る。
【０００７】本発明の速度変換装置の別の一つは、第１
クロックを受けこの第１クロックをＮ（Ｎは整数）分周
した書き込み分周クロックとこの書き込み分周クロック
に同期した第１の分周タイミング信号とを生じる書き込
みクロック分周器と、第２クロックを受けこの第２クロ
ックをＮ分周した読み出し分周クロックを生じる読み出
しクロック分周器と、前記第１クロックに同期する入力
データを前記書き込み分周クロックに同期して書き込み
前記第２クロックに同期する出力データを前記読み出し
分周クロックに同期して読み出すメモリ回路と、前記書
き込み分周クロックの位相と前記読み出し分周クロック
の位相とを比較し前記出力データへのスタッフパルス挿
入タイミングを示すスタッフ要求信号を生じる位相比較
器とを備え、前記書き込みクロック分周器が、従属選択
信号と前記第１クロックのＮ分周クロックに同期した第
２の分周タイミング信号とを受けると、前記第２の分周
タイミング信号に位相一致した前記書き込み分周クロッ
クを生じる分周タイミング同期手段をさらに備える。
クロックを受けこの第１クロックをＮ（Ｎは整数）分周
した書き込み分周クロックとこの書き込み分周クロック
に同期した第１の分周タイミング信号とを生じる書き込
みクロック分周器と、第２クロックを受けこの第２クロ
ックをＮ分周した読み出し分周クロックを生じる読み出
しクロック分周器と、前記第１クロックに同期する入力
データを前記書き込み分周クロックに同期して書き込み
前記第２クロックに同期する出力データを前記読み出し
分周クロックに同期して読み出すメモリ回路と、前記書
き込み分周クロックの位相と前記読み出し分周クロック
の位相とを比較し前記出力データへのスタッフパルス挿
入タイミングを示すスタッフ要求信号を生じる位相比較
器とを備え、前記書き込みクロック分周器が、従属選択
信号と前記第１クロックのＮ分周クロックに同期した第
２の分周タイミング信号とを受けると、前記第２の分周
タイミング信号に位相一致した前記書き込み分周クロッ
クを生じる分周タイミング同期手段をさらに備える。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例のブロック図であ
る。また、図２は本実施例における主要信号のタイミン
グ図である。
る。また、図２は本実施例における主要信号のタイミン
グ図である。
【００１０】本実施例の速度変換装置は、上述した多重
装置（図示せず）と多重化装置（図示せず）との間に接
続される２つの速度変換回路１Ａと１Ｂとからなる。速
度変換回路１Ａおよび１Ｂは、上記多重装置から書き込
みクロックＳ１０とこの書き込みクロックＳ１０に同期
する入力データＳ１４とを，上記多重化装置から読み出
しクロックＳ１２を共通に受け、読み出しクロックＳ１
２に同期する出力データＳ１６ＡおよびＳ１６Ｂと、あ
とで詳述する出力データＳ１６ＡおよびＳ１６Ｂ対応の
スタッフ要求信号Ｓ１５ＡおよびＳ１５Ｂとをそれぞれ
生じる。
装置（図示せず）と多重化装置（図示せず）との間に接
続される２つの速度変換回路１Ａと１Ｂとからなる。速
度変換回路１Ａおよび１Ｂは、上記多重装置から書き込
みクロックＳ１０とこの書き込みクロックＳ１０に同期
する入力データＳ１４とを，上記多重化装置から読み出
しクロックＳ１２を共通に受け、読み出しクロックＳ１
２に同期する出力データＳ１６ＡおよびＳ１６Ｂと、あ
とで詳述する出力データＳ１６ＡおよびＳ１６Ｂ対応の
スタッフ要求信号Ｓ１５ＡおよびＳ１５Ｂとをそれぞれ
生じる。
【００１１】ここで、入力データＳ１０の符号速度，つ
まり書き込みクロックＳ１０の符号速度をＭとすれば、
出力データＳ１６ＡおよびＳ１６Ｂの符号速度，つまり
読み出しクロックＳ１２の符号速度は、（Ｍ＋１）に設
定されている。Ｍは２以上の整数，一般には数百以上で
ある。但し、同じ時間内に速度変換回路１Ａおよび１Ｂ
を入出力する有効データは、読み出しクロックＳ１２に
歯抜けクロックを設けて同数としている。なお、書き込
みクロックＳ１０と読み出しクロックＳ１２とは非同期
である。
まり書き込みクロックＳ１０の符号速度をＭとすれば、
出力データＳ１６ＡおよびＳ１６Ｂの符号速度，つまり
読み出しクロックＳ１２の符号速度は、（Ｍ＋１）に設
定されている。Ｍは２以上の整数，一般には数百以上で
ある。但し、同じ時間内に速度変換回路１Ａおよび１Ｂ
を入出力する有効データは、読み出しクロックＳ１２に
歯抜けクロックを設けて同数としている。なお、書き込
みクロックＳ１０と読み出しクロックＳ１２とは非同期
である。
【００１２】出力データＳ１６ＡおよびＳ１６Ｂは上記
多重化装置に送られる。この多重化装置は、複数の別の
速度変換回路からのスタッフ同期された出力データとと
もに多重化する。
多重化装置に送られる。この多重化装置は、複数の別の
速度変換回路からのスタッフ同期された出力データとと
もに多重化する。
【００１３】次に、速度変換回路１Ａおよび１Ｂの詳細
について説明する。速度変換回路１Ａと１Ｂとはほぼ同
じ構成であるので、まず速度変換回路１Ａについて説明
し、速度変換回路１Ｂについては１Ａと異なる点のみを
説明する。なお、速度変換回路１Ａと１Ｂにおいて、同
番号の回路はほぼ同じ構成・機能を有する。
について説明する。速度変換回路１Ａと１Ｂとはほぼ同
じ構成であるので、まず速度変換回路１Ａについて説明
し、速度変換回路１Ｂについては１Ａと異なる点のみを
説明する。なお、速度変換回路１Ａと１Ｂにおいて、同
番号の回路はほぼ同じ構成・機能を有する。
【００１４】書き込みクロック分周器１０１Ａは、書き
込みクロックＳ１０を受け、これをＮ分周して互いに位
相の異なるＮ個の書き込み分周クロックＳ１１Ａ−１〜
Ｓ１１Ａ−Ｎを出力する。また、書き込みクロック分周
期１０１Ａは、書き込み分周クロックＳ１１Ａ−１〜Ｓ
１１Ａ−Ｎのいずれかに同期した分周タイミングパルス
Ｓ２２を生じる。なお、図２では図示および説明の簡単
のため、Ｎ＝４，Ｍ＝８としており、分周タイミングパ
ルスＳ２２Ａは分周クロックＳ１１Ａ−４に同期してい
る。また、読み出しクロック分周器１０３Ａは、読み出
しクロックＳ１２を受け、これをＮ分周して互いに位相
の異なるＮ個の読み出し分周クロックＳ１３Ａ−１〜Ｓ
１３Ａ−Ｎを出力する。ここで、読み出しクロックＳ１
２の第６ビット（および第１５ビット）が歯抜けになっ
ているので、読み出し分周クロックＳ１３Ａ〜Ｓ１３Ａ
−Ｎの第６ビット（および第１５ビット）を含む部分は
分周周期が長くなっている。
込みクロックＳ１０を受け、これをＮ分周して互いに位
相の異なるＮ個の書き込み分周クロックＳ１１Ａ−１〜
Ｓ１１Ａ−Ｎを出力する。また、書き込みクロック分周
期１０１Ａは、書き込み分周クロックＳ１１Ａ−１〜Ｓ
１１Ａ−Ｎのいずれかに同期した分周タイミングパルス
Ｓ２２を生じる。なお、図２では図示および説明の簡単
のため、Ｎ＝４，Ｍ＝８としており、分周タイミングパ
ルスＳ２２Ａは分周クロックＳ１１Ａ−４に同期してい
る。また、読み出しクロック分周器１０３Ａは、読み出
しクロックＳ１２を受け、これをＮ分周して互いに位相
の異なるＮ個の読み出し分周クロックＳ１３Ａ−１〜Ｓ
１３Ａ−Ｎを出力する。ここで、読み出しクロックＳ１
２の第６ビット（および第１５ビット）が歯抜けになっ
ているので、読み出し分周クロックＳ１３Ａ〜Ｓ１３Ａ
−Ｎの第６ビット（および第１５ビット）を含む部分は
分周周期が長くなっている。
【００１５】Ｎビットのメモリ回路１０２Ａは、書き込
みクロックＳ１０と入力データＳ１４と書き込み分周ク
ロックＳ１１Ａ−１〜Ｓ１１Ａ−Ｎと、読み出し分周ク
ロックＳ１３Ａ−１〜Ｓ１３−Ｎとを受け、読み出し分
周クロックＳ１３Ａ−１〜Ｓ１３−Ｎに同期した，つま
り歯抜けの読み出しクロックＳ１２に同期した出力デー
タＳ１６Ａを生じる。
みクロックＳ１０と入力データＳ１４と書き込み分周ク
ロックＳ１１Ａ−１〜Ｓ１１Ａ−Ｎと、読み出し分周ク
ロックＳ１３Ａ−１〜Ｓ１３−Ｎとを受け、読み出し分
周クロックＳ１３Ａ−１〜Ｓ１３−Ｎに同期した，つま
り歯抜けの読み出しクロックＳ１２に同期した出力デー
タＳ１６Ａを生じる。
【００１６】位相比較器１０４Ａは、書き込み分周クロ
ックＳ１１Ａ−１〜Ｓ１１Ａ−Ｎと読み出し分周クロッ
クＳ１３Ａ−１〜Ｓ１３Ａ−Ｎとを対応する分周クロッ
ク，つまり１データ区間ごとに位相比較し、位相不一致
のデータ区間，図２では読み出しクロックＳ１２の歯抜
け区間に、上記多重化装置でのスタッフパルス挿入のタ
イミングを示すスタッフ要求信号Ｓ１５Ａを出力する。
ックＳ１１Ａ−１〜Ｓ１１Ａ−Ｎと読み出し分周クロッ
クＳ１３Ａ−１〜Ｓ１３Ａ−Ｎとを対応する分周クロッ
ク，つまり１データ区間ごとに位相比較し、位相不一致
のデータ区間，図２では読み出しクロックＳ１２の歯抜
け区間に、上記多重化装置でのスタッフパルス挿入のタ
イミングを示すスタッフ要求信号Ｓ１５Ａを出力する。
【００１７】なお、このスタッフパルス挿入により、読
み出しクロックＳ１２の歯抜けクロックが生成されるの
で、分周クロックＳ１１Ａ−１の立ち下がり付近に分周
クロックＳ１３Ａ−１の立ち上がりが固定されるように
なる。同様に、速度変換回路１Ｂにおいても、分周クロ
ックＳ１１Ｂ−１の立ち下がり付近に分周クロックＳ１
３Ｂ−１の立ち上がりが固定されるので、速度変換回路
１Ａの出力データＳ１６Ａ読み出し用の分周クロックＳ
１３Ａの位相と速度変換回路１Ｂの出力データＳ１６Ｂ
読み出し用の分周クロックＳ１３Ｂの位相とが一致す
る。
み出しクロックＳ１２の歯抜けクロックが生成されるの
で、分周クロックＳ１１Ａ−１の立ち下がり付近に分周
クロックＳ１３Ａ−１の立ち上がりが固定されるように
なる。同様に、速度変換回路１Ｂにおいても、分周クロ
ックＳ１１Ｂ−１の立ち下がり付近に分周クロックＳ１
３Ｂ−１の立ち上がりが固定されるので、速度変換回路
１Ａの出力データＳ１６Ａ読み出し用の分周クロックＳ
１３Ａの位相と速度変換回路１Ｂの出力データＳ１６Ｂ
読み出し用の分周クロックＳ１３Ｂの位相とが一致す
る。
【００１８】ここで、書き込みクロック分周器１０１Ａ
には、切替信号Ｓ２１と、速度変換回路１Ｂによって分
周タイミングパルスＳ２２Ａと同様に生成された，分周
タイミングパスルＳ２２Ｂとがさらに供給されている。
しかし、切替信号Ｓ２１が速度変換回路１Ａを選択する
“Ｈ”レベルの信号であると、この書き込みクロック分
周回路１０１Ａは、分周タイミングパルスＳ２２Ｂに
は、分周クロックＳ１１Ａ−１〜Ｓ１１Ａ−Ｎの分周タ
イミングをはじめ、いかなる影響も受けない。一方、切
替信号Ｓ２１が速度変換回路１Ｂを選択する“Ｌ”レベ
ルの信号であると、書き込みクロック分周回路１０１Ａ
は、書き込み分周クロックＳ１１Ａ−１〜Ｓ１１Ａ−Ｎ
の分周タイミングを分周タイミングパルスＳ２２Ｂの位
相に合わせる。
には、切替信号Ｓ２１と、速度変換回路１Ｂによって分
周タイミングパルスＳ２２Ａと同様に生成された，分周
タイミングパスルＳ２２Ｂとがさらに供給されている。
しかし、切替信号Ｓ２１が速度変換回路１Ａを選択する
“Ｈ”レベルの信号であると、この書き込みクロック分
周回路１０１Ａは、分周タイミングパルスＳ２２Ｂに
は、分周クロックＳ１１Ａ−１〜Ｓ１１Ａ−Ｎの分周タ
イミングをはじめ、いかなる影響も受けない。一方、切
替信号Ｓ２１が速度変換回路１Ｂを選択する“Ｌ”レベ
ルの信号であると、書き込みクロック分周回路１０１Ａ
は、書き込み分周クロックＳ１１Ａ−１〜Ｓ１１Ａ−Ｎ
の分周タイミングを分周タイミングパルスＳ２２Ｂの位
相に合わせる。
【００１９】速度変換回路１Ａと１Ｂとを切り替え可能
とするために、速度変換回路１Ｂには、書き込みクロッ
ク分周器１０１Ｂの切替信号Ｓ２１の入力端にインバー
タ１１１をさらに接続している。インバータ１１１は、
切替信号Ｓ２１が“Ｈ”レベルのときには“Ｌ”レベル
の信号を，切替信号Ｓ２１が“Ｌ”レベルのときには
“Ｈ”レベルの信号を、書き込みクロック分周器１０１
Ｂの切替信号Ｓ２１の入力端に出力し、書き込みクロッ
ク分周器１０１Ａとは異なるレベルの信号を書き込みク
ロック分周器１０１Ｂに出力する。
とするために、速度変換回路１Ｂには、書き込みクロッ
ク分周器１０１Ｂの切替信号Ｓ２１の入力端にインバー
タ１１１をさらに接続している。インバータ１１１は、
切替信号Ｓ２１が“Ｈ”レベルのときには“Ｌ”レベル
の信号を，切替信号Ｓ２１が“Ｌ”レベルのときには
“Ｈ”レベルの信号を、書き込みクロック分周器１０１
Ｂの切替信号Ｓ２１の入力端に出力し、書き込みクロッ
ク分周器１０１Ａとは異なるレベルの信号を書き込みク
ロック分周器１０１Ｂに出力する。
【００２０】上述のとおり、書き込みクロック分周器１
０１Ａと１０１Ｂとは、切替信号Ｓ２１のレベルに応じ
て、互いの分周タイミングパルスＳ２２ＡおよびＳ２２
Ｂにより、それぞれの分周タイミングを制御し合うの
で、書き込み分周クロックＳ１１Ａ−１とＳ１１Ｂ−
１，Ｓ１１Ａ−２とＳ１１Ｂ−２，…，Ｓ１１Ａ−Ｎと
Ｓ１７Ｂ−Ｎ各各の位相が一致する。さらに、書き込み
分周クロックＳ１１Ａ−１〜Ｓ１１Ａ−Ｎとこれらに対
応する書き込み分周クロックＳ１１Ｂ−１〜Ｓ１１Ｂ−
Ｎとの位相一致により、読み出し分周クロックＳ１３Ａ
−１とＳ１３Ｂ−１，Ｓ１３Ａ−２とＳ１３Ｂ−２，
…，Ｓ１３Ａ−ＮとＳ１３Ｂ−Ｎの位相もそれぞれ一致
する。
０１Ａと１０１Ｂとは、切替信号Ｓ２１のレベルに応じ
て、互いの分周タイミングパルスＳ２２ＡおよびＳ２２
Ｂにより、それぞれの分周タイミングを制御し合うの
で、書き込み分周クロックＳ１１Ａ−１とＳ１１Ｂ−
１，Ｓ１１Ａ−２とＳ１１Ｂ−２，…，Ｓ１１Ａ−Ｎと
Ｓ１７Ｂ−Ｎ各各の位相が一致する。さらに、書き込み
分周クロックＳ１１Ａ−１〜Ｓ１１Ａ−Ｎとこれらに対
応する書き込み分周クロックＳ１１Ｂ−１〜Ｓ１１Ｂ−
Ｎとの位相一致により、読み出し分周クロックＳ１３Ａ
−１とＳ１３Ｂ−１，Ｓ１３Ａ−２とＳ１３Ｂ−２，
…，Ｓ１３Ａ−ＮとＳ１３Ｂ−Ｎの位相もそれぞれ一致
する。
【００２１】上述の作用により、位相比較器１０４Ａお
よび１０４Ｂからのスタッフ要求信号Ｓ１５ＡおよびＳ
１５Ｂの位相も一致し、同様に、メモリ回路１０２Ａお
よび１０２Ｂから出力される出力データＳ１６Ａおよび
Ｓ１６Ｂの位相も一致する。従って、速度変換回路１Ａ
と１Ｂとを切り替える際、上記多重化装置等の受ける出
力データに同ビットの重複やビットの欠落を生じる恐れ
がなくり、本速度変換装置の無瞬断切り替えが可能にな
るという効果が生じる。
よび１０４Ｂからのスタッフ要求信号Ｓ１５ＡおよびＳ
１５Ｂの位相も一致し、同様に、メモリ回路１０２Ａお
よび１０２Ｂから出力される出力データＳ１６Ａおよび
Ｓ１６Ｂの位相も一致する。従って、速度変換回路１Ａ
と１Ｂとを切り替える際、上記多重化装置等の受ける出
力データに同ビットの重複やビットの欠落を生じる恐れ
がなくり、本速度変換装置の無瞬断切り替えが可能にな
るという効果が生じる。
【００２２】図３は本実施例に用いた書き込みクロック
分周器１０１Ａのブロック図である。
分周器１０１Ａのブロック図である。
【００２３】４進カウンタ１２は、Ｃ（クロック）端子
に供給される書き込みクロックＳ１０を４進カウント
し、この書き込みクロックＳ１０の４入力ごとに一つの
分周クロックＳ１１Ａ−１をＱ（出力）端子に生じる。
この４進カウンタ１２は、書き込みクロックＳ１０のカ
ウントアップごとに、分周タイミングパルスＳ２２Ａを
ＰＣＯ（リプルキャリー出力）端子に出力する。
に供給される書き込みクロックＳ１０を４進カウント
し、この書き込みクロックＳ１０の４入力ごとに一つの
分周クロックＳ１１Ａ−１をＱ（出力）端子に生じる。
この４進カウンタ１２は、書き込みクロックＳ１０のカ
ウントアップごとに、分周タイミングパルスＳ２２Ａを
ＰＣＯ（リプルキャリー出力）端子に出力する。
【００２４】ここで、４進カウンタ１２は、Ｒ（リセッ
ト）端子が“Ｈ”レベルになるタイミングでリセットさ
れる。従って、速度変換回路１Ａが選択されて切替信号
Ｓ２１が“Ｈ”レベルとなっている場合には、切替信号
２１とＲ端子との間に介在する抑制回路１１により、Ｒ
端子は“Ｌ”レベルになるので、速度変換回路１Ｂから
抑制回路１１の１入力端に供給される分周タイミングパ
ルスＳ２２Ｂは無視される。
ト）端子が“Ｈ”レベルになるタイミングでリセットさ
れる。従って、速度変換回路１Ａが選択されて切替信号
Ｓ２１が“Ｈ”レベルとなっている場合には、切替信号
２１とＲ端子との間に介在する抑制回路１１により、Ｒ
端子は“Ｌ”レベルになるので、速度変換回路１Ｂから
抑制回路１１の１入力端に供給される分周タイミングパ
ルスＳ２２Ｂは無視される。
【００２５】一方、速度変換回路１Ｂが選択されて切替
信号Ｓ２１が“Ｌ”レベルとなっている場合には、４進
カウンタ１２のＲ端子は分周タイミングパルスＳ２２Ｂ
の“Ｈ”レベルごとに“Ｈ”レベルとなり、４進カウン
タ１２の分周タイミングは分周タイミングパルスＳ２２
Ｂに従うことになる。つまり、速度変換回路１Ａの信号
タイミングは、速度変換回路１Ｂの信号タイミングに従
属することになる。
信号Ｓ２１が“Ｌ”レベルとなっている場合には、４進
カウンタ１２のＲ端子は分周タイミングパルスＳ２２Ｂ
の“Ｈ”レベルごとに“Ｈ”レベルとなり、４進カウン
タ１２の分周タイミングは分周タイミングパルスＳ２２
Ｂに従うことになる。つまり、速度変換回路１Ａの信号
タイミングは、速度変換回路１Ｂの信号タイミングに従
属することになる。
【００２６】分周クロックＳ１１Ａ−１はＲＳ型のフリ
ップフロップ（以下、ＦＦ）１３のＤ（データ）端子に
供給され、書き込みクロックＳ１０はＦＦ１３のＣ（ク
ロック）端子に供給される。ＦＦ１３は、分周クロック
Ｓ１１Ａ−１を書き込みクロックＳ１０の１クロック分
だけずらせた分周クロックＳ１１Ａ−２をＱ端子に生じ
る。ＦＦ１４および１５も、同様の動作によって、分周
クロックＳ１１Ａ−３およびＳ１１Ａ−４をそれぞれ生
じる。
ップフロップ（以下、ＦＦ）１３のＤ（データ）端子に
供給され、書き込みクロックＳ１０はＦＦ１３のＣ（ク
ロック）端子に供給される。ＦＦ１３は、分周クロック
Ｓ１１Ａ−１を書き込みクロックＳ１０の１クロック分
だけずらせた分周クロックＳ１１Ａ−２をＱ端子に生じ
る。ＦＦ１４および１５も、同様の動作によって、分周
クロックＳ１１Ａ−３およびＳ１１Ａ−４をそれぞれ生
じる。
【００２７】なお、書き込みクロック分周器１０１Ａ
は、メモリ回路１０２ＡがＮビットメモリの場合には、
書き込み分周クロックＳ１１Ａ−１ないしＳ１１Ａ−Ｎ
のＮ個のクロックを出力する必要がある。従って、この
場合には、４進カウンタ１２をＮ進カウンタに代え、フ
リップフロップも（Ｎ−１）個必要となる。
は、メモリ回路１０２ＡがＮビットメモリの場合には、
書き込み分周クロックＳ１１Ａ−１ないしＳ１１Ａ−Ｎ
のＮ個のクロックを出力する必要がある。従って、この
場合には、４進カウンタ１２をＮ進カウンタに代え、フ
リップフロップも（Ｎ−１）個必要となる。
【００２８】読み出しクロック分周器１０３Ａも、書き
込みクロック分周器１０１Ａと同様に、４進カウンタと
３個のフリップフロップとで構成される。但し、この４
進カウンタには分周タイミングパルスＳ２２Ａおよび２
２Ｂの入出力機能を必要としない。
込みクロック分周器１０１Ａと同様に、４進カウンタと
３個のフリップフロップとで構成される。但し、この４
進カウンタには分周タイミングパルスＳ２２Ａおよび２
２Ｂの入出力機能を必要としない。
【００２９】図４は本実施例に用いたメモリ回路１０２
Ａのブロック図である。
Ａのブロック図である。
【００３０】このメモリ回路１０２Ａは、フリップフロ
ップ回路を用いたシフトレジスタ型の記憶回路である。
ＲＳ型のＦＦ２５，２６および２７の各Ｃ端子には書き
込みクロックＳ１０を供給する。また、ＦＦ２５のＱ端
子とＦＦ２６のＤ端子とを、ＦＦ２６のＱ端子とＦＦ２
７のＤ端子とを、それぞれ接続している。いま、ＦＦ２
５のＤ端子にデータＳ１４を供給すると、ＦＦ２５，２
６および２７のＱ端子にはデータＳ１４を書き込みクロ
ックＳ１０の１クロック分だけそれぞれ遅延させた信号
（遅延データ）が生ずる。
ップ回路を用いたシフトレジスタ型の記憶回路である。
ＲＳ型のＦＦ２５，２６および２７の各Ｃ端子には書き
込みクロックＳ１０を供給する。また、ＦＦ２５のＱ端
子とＦＦ２６のＤ端子とを、ＦＦ２６のＱ端子とＦＦ２
７のＤ端子とを、それぞれ接続している。いま、ＦＦ２
５のＤ端子にデータＳ１４を供給すると、ＦＦ２５，２
６および２７のＱ端子にはデータＳ１４を書き込みクロ
ックＳ１０の１クロック分だけそれぞれ遅延させた信号
（遅延データ）が生ずる。
【００３１】また、ＦＦ２１，２２，２３および２４の
Ｃ端子には分周クロックＳ１１Ａ−１，Ｓ１１Ａ−２，
Ｓ１１Ａ−３およびＳ１１Ａ−４をそれぞれ供給する。
一方、ＦＦ２１のＤ端子にはデータＳ１４を、ＦＦ２
２，２３および２４のＤ端子には、ＦＦ２５，２６およ
び２７のＱ端子からの遅延データをそれぞれ受ける。す
ると、ＦＦ２１，２２，２３および２４は、次に分周ク
ロックＳ１１Ａ−１，Ｓ１１Ａ−２，Ｓ１１Ａ−３およ
びＳ１１Ａ−４が供給されるまで、Ｄ端子に受けたデー
タＳ１４および上記遅延データをＱ端子にそれぞれラッ
チする。
Ｃ端子には分周クロックＳ１１Ａ−１，Ｓ１１Ａ−２，
Ｓ１１Ａ−３およびＳ１１Ａ−４をそれぞれ供給する。
一方、ＦＦ２１のＤ端子にはデータＳ１４を、ＦＦ２
２，２３および２４のＤ端子には、ＦＦ２５，２６およ
び２７のＱ端子からの遅延データをそれぞれ受ける。す
ると、ＦＦ２１，２２，２３および２４は、次に分周ク
ロックＳ１１Ａ−１，Ｓ１１Ａ−２，Ｓ１１Ａ−３およ
びＳ１１Ａ−４が供給されるまで、Ｄ端子に受けたデー
タＳ１４および上記遅延データをＱ端子にそれぞれラッ
チする。
【００３２】ＦＦ２１，２２，２３および２４のＱ端子
にラッチされた信号（データ）は、セレクタ２８に供給
される。セレクタ２８は、分周クロックＳ１３Ａ−１，
Ｓ１３Ａ−２，Ｓ１３Ａ−３およびＳ１３Ａ−４各各の
供給タイミングで、ＦＦ２１，２２，２３および２４の
Ｑ端子にラッチされた信号を順次読み出し、出力データ
Ｓ１６Ａを生じる。
にラッチされた信号（データ）は、セレクタ２８に供給
される。セレクタ２８は、分周クロックＳ１３Ａ−１，
Ｓ１３Ａ−２，Ｓ１３Ａ−３およびＳ１３Ａ−４各各の
供給タイミングで、ＦＦ２１，２２，２３および２４の
Ｑ端子にラッチされた信号を順次読み出し、出力データ
Ｓ１６Ａを生じる。
【００３３】図５は本実施例に用いた位相比較器１０４
Ａのブロック図である。
Ａのブロック図である。
【００３４】ＲＳ型のＦＦ４１，４２，４３および４４
は、Ｄ端子に分周クロックＳ１１Ａ−１，Ｓ１１Ａ−
２，Ｓ１１Ａ−３およびＳ１１Ａ−４をそれぞれ受け、
Ｃ端子に分周クロックＳ１３Ａ−１，Ｓ１３Ａ−２，Ｓ
１３Ａ−３およびＳ１３Ａ−４をそれぞれ受け、分周ク
ロックＳ１３Ａ−１，Ｓ１３Ａ−２，Ｓ１３Ａ−３およ
びＳ１３Ａ−４の立ち上がり時における分周クロックＳ
１１Ａ−１，Ｓ１１Ａ−２，Ｓ１１Ａ−３およびＳ１１
Ａ−４のレベルをＱ端子にそれぞれラッチする。そし
て、ＦＦ４１，４２，４３および４４の全てのＱ端子の
レベルをＮＡＮＤ回路４５に入力する。この結果、ＮＡ
ＮＤ回路４５の出力端には、分周クロックＳ１１とＳ１
３との位相不一致のあるタイミング（図２における読み
出しクロックＳ１２の第６，第１５ビット等）でスタッ
フ要求信号Ｓ１５が出力される。
は、Ｄ端子に分周クロックＳ１１Ａ−１，Ｓ１１Ａ−
２，Ｓ１１Ａ−３およびＳ１１Ａ−４をそれぞれ受け、
Ｃ端子に分周クロックＳ１３Ａ−１，Ｓ１３Ａ−２，Ｓ
１３Ａ−３およびＳ１３Ａ−４をそれぞれ受け、分周ク
ロックＳ１３Ａ−１，Ｓ１３Ａ−２，Ｓ１３Ａ−３およ
びＳ１３Ａ−４の立ち上がり時における分周クロックＳ
１１Ａ−１，Ｓ１１Ａ−２，Ｓ１１Ａ−３およびＳ１１
Ａ−４のレベルをＱ端子にそれぞれラッチする。そし
て、ＦＦ４１，４２，４３および４４の全てのＱ端子の
レベルをＮＡＮＤ回路４５に入力する。この結果、ＮＡ
ＮＤ回路４５の出力端には、分周クロックＳ１１とＳ１
３との位相不一致のあるタイミング（図２における読み
出しクロックＳ１２の第６，第１５ビット等）でスタッ
フ要求信号Ｓ１５が出力される。
【００３５】
【発明の効果】以上説明したように本発明は、第１の速
度変換回路を選択する切替信号を受けると、第２の速度
変換回路の書き込みクロック分周器が、書き込み分周ク
ロックの位相を前記第１の速度変換回路のそれに一致さ
せる手段を有するので、上記第１および第２の速度変換
回路からのスタッフ要求信号の位相を一致させることが
できるという効果がある。
度変換回路を選択する切替信号を受けると、第２の速度
変換回路の書き込みクロック分周器が、書き込み分周ク
ロックの位相を前記第１の速度変換回路のそれに一致さ
せる手段を有するので、上記第１および第２の速度変換
回路からのスタッフ要求信号の位相を一致させることが
できるという効果がある。
【００３６】従って、両速度変換回路に生じる読み出し
分周クロックの位相も、上記スタッフ要求信号に基づく
スタッフ同期により、一致させることが可能となり、上
記第１および第２の速度変換回路からの出力データの位
相を合わせることが可能となる。この結果、上記第１の
速度変換回路から第２の速度変換回路へ，または逆に上
記第２の速度変換回路から第１の速度変換回路への切り
替えにおいては、上記出力データの同ビット重複やビッ
ト欠落を生じることなく、無瞬断切替えが可能になると
いう効果を有する。
分周クロックの位相も、上記スタッフ要求信号に基づく
スタッフ同期により、一致させることが可能となり、上
記第１および第２の速度変換回路からの出力データの位
相を合わせることが可能となる。この結果、上記第１の
速度変換回路から第２の速度変換回路へ，または逆に上
記第２の速度変換回路から第１の速度変換回路への切り
替えにおいては、上記出力データの同ビット重複やビッ
ト欠落を生じることなく、無瞬断切替えが可能になると
いう効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例における主要信号のタイミング図であ
る。
る。
【図３】本実施例に用いた書き込みクロック分周器１０
１Ａのブロック図である。
１Ａのブロック図である。
【図４】本実施例に用いたメモリ回路１０２Ａのブロッ
ク図である。
ク図である。
【図５】本実施例に用いた位相比較器１０４Ａのブロッ
ク図である。
ク図である。
１Ａ，１Ｂ 速度変換回路 １０１Ａ，１０１Ｂ 書き込みクロック分周器 １０２Ａ，１０２Ｂ メモリ回路 １０３Ａ，１０３Ｂ 読み出しクロック分周器 １０４Ａ，１０４Ｂ 位相比較器 １１１ インバータ １１ 抑制回路 １２ ４進カウンタ １３〜１５ フリップフロップ（ＦＦ） ２１〜２７ フリップフロップ（ＦＦ） ２８ セレクタ ４１〜４４ フリップフロップ（ＦＦ） ４５ ＮＡＮＤ回路
Claims (4)
- 【請求項１】 第１クロックとこの第１クロックに同期
する入力データと第２クロックとを共通に受け前記第２
クロックに同期する出力データをそれぞれ生じる第１の
速度変換回路と第２の速度変換回路とを備え、 前記第１および第２の速度変換回路が、前記入力データ
を書き込み分周クロックに同期して書き込みこの書き込
まれた入力データを読み出し分周クロックに同期して前
記出力データとして読み出すメモリ回路と、前記第１ク
ロックを受けこの第１クロックを分周した前記書き込み
分周クロックを生じる書き込みクロック分周器と、前記
第２クロックを受けこの第２クロックを分周した読み出
し分周クロックを生ずる読み出しクロック分周器と、前
記書き込み分周クロックと前記読み出し分周クロックと
の位相比較結果に基づいて前記出力データへのスタッフ
パルス挿入タイミングを示すスタッフ要求信号を生ずる
位相比較器とをそれぞれ備え、 前記第１の速度変換回路を選択する切替信号を受ける
と、前記第２の速度変換回路の書き込みクロック分周器
が、前記書き込み分周クロックの位相を前記第１の速度
変換回路のそれに一致させる手段を有することを特徴と
する速度変換装置。 - 【請求項２】 前記書き込みクロック分周器が、前記書
き込み分周クロックに同期する分周タイミング信号をさ
らに生じ、 前記第１の速度変換回路を選択する切替信号を受ける
と、前記第２の速度変換回路の書き込みクロック分周器
が、前記第１の速度変換回路の書き込みクロック分周器
からの前記分周タイミング信号を受けて前記書き込み分
周クロックの位相を前記第１の速度変換回路のそれに一
致させることを特徴とする請求項１記載の速度変換装
置。 - 【請求項３】 第１クロックを受けこの第１クロックを
Ｎ（Ｎは整数）分周した書き込み分周クロックとこの書
き込み分周クロックに同期した第１の分周タイミング信
号とを生じる書き込みクロック分周器と、第２クロック
を受けこの第２クロックをＮ分周した読み出し分周クロ
ックを生じる読み出しクロック分周器と、前記第１クロ
ックに同期する入力データを前記書き込み分周クロック
に同期して書き込み前記第２クロックに同期する出力デ
ータを前記読み出し分周クロックに同期して読み出すメ
モリ回路と、前記書き込み分周クロックの位相と前記読
み出し分周クロックの位相とを比較し前記出力データへ
のスタッフパルス挿入タイミングを示すスタッフ要求信
号を生じる位相比較器とを備え、 前記書き込みクロック分周器が、従属選択信号と前記第
１クロックのＮ分周クロックに同期した第２の分周タイ
ミング信号とを受けると、前記第２の分周タイミング信
号に位相一致した前記書き込み分周クロックを生じる分
周タイミング同期手段をさらに備えることを特徴とする
速度変換装置。 - 【請求項４】 前記書き込みクロック分周器が、前記第
１クロックを受けて前記書き込み分周クロックの第１位
相にある第１書き込み分周クロックとこの第１書き込み
分周クロックに同期した前記第１の分周タイミング信号
を生じまた前記従属選択信号と前記第２の分周タイミン
グ信号とを受けると前記第１書き込み分周クロックの位
相をこの第２の分周タイミング信号の位相に一致させる
Ｎ進カウンタと、前記第１クロックと第ｎ（ｎは１ない
し（Ｎ−１）の整数）書き込み分周クロックとを受けて
前記書き込み分周クロックの第（１＋ｎ）位相にある第
（１＋ｎ）書き込み分周クロックをそれぞれ生じる（Ｎ
−１）個のフリップフロップとを備えることを特徴とす
る請求項３記載の速度変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6050831A JP2872036B2 (ja) | 1994-03-22 | 1994-03-22 | 速度変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6050831A JP2872036B2 (ja) | 1994-03-22 | 1994-03-22 | 速度変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07264155A JPH07264155A (ja) | 1995-10-13 |
| JP2872036B2 true JP2872036B2 (ja) | 1999-03-17 |
Family
ID=12869712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6050831A Expired - Fee Related JP2872036B2 (ja) | 1994-03-22 | 1994-03-22 | 速度変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2872036B2 (ja) |
-
1994
- 1994-03-22 JP JP6050831A patent/JP2872036B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07264155A (ja) | 1995-10-13 |
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