JPH0244424B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高次群信号から多重分離されたｎ個
の低次群信号に含まれているフレーム同期信号を
検出して、フレーム同期をとるフレーム同期制御
方式に関するものである。

〔従来の技術〕

高速デイジタル伝送に於いて、複数の低次群信
号にフレーム同期信号を挿入して多重化し、その
多重化した高次群信号を送出し、受信側では、受
信した高次群信号を多重分離し、その多重分離し
た低次群信号に含まれているフレーム同期信号を
検出してフレーム同期をとる方式が採用されてい
る。例えば、４チヤネル信号を多重化した高次群
信号を伝送する場合、フレーム同期回路として第
３図に示す構成が知られている。同図に於いて、
３１は高次群信号の入力端子、３２はシフトレジ
スタ等からなる直列並列変換回路、３３はラツチ
回路、３４はフレーム同期信号を検出する検出回
路、３５はフレームカウンタ、３６は不一致検出
回路、３７は同期保護回路、３８はインヒビツト
回路、３９は分周回路、４０はクロツク信号の入
力端子である。

高次群信号は、入力端子３１から直列並列変換
回路３２に加えられて並列信号に変換される。こ
の時、高次群信号の１タイムスロツトをＴとする
と、変換された並列信号は、それぞれ高次群信号
と、Ｔ，2T，3T遅延された信号とからなり、ラ
ツチ回路３３と検出回路３４とに加えられる。検
出回路３４は、並列信号に含まれているフレーム
同期信号を検出するものであり、検出信号は不一
致検出回路３６に加えられて、フレームカウンタ
３５からのフレームパルスと照合される。検出回
路３４からの検出信号とフレームパルスとのタイ
ミングが一致すれば、不一致検出回路３６はフレ
ーム同期信号を検出したものと判断して、同期保
護回路３７は同期確立状態の時はそのままの状態
を維持し、同期引き込み動作中は、連続して一致
検出が例えば３回得られた時にフレーム同期が確
立されたと判断する。従つて、ラツチ回路３３に
は、フレーム同期信号が検出される状態の並列信
号がラツチされて、チヤネルCH１〜CH４の信
号として出力されることになる。

又前記タイミングが一致しない場合は、フレー
ム同期信号が全く検出されないか、或いはフレー
ムパルスと異なるタイミングでフレーム同期信号
を検出した場合であり、同期保護回路３７は、同
期引き込み動作中、又は同期確立状態で連続して
例えば３回不一致検出が行われた時、インヒビツ
ト回路３８にインヒビツト信号を加えて、入力端
子４０から分周回路３９に加えられるクロツク信
号を１ビツト禁止し、分周回路３９によるクロツ
ク信号の1/4の分周出力信号の位相を、クロツク
信号の１ビツト分シフトするものであり、それに
よりフレームパルスのタイミング及びラツチ回路
３３に於けるラツチタイミングが高次群信号の１
ビツト分シフトすることになり、フレームパルス
のタイミングでフレーム同期信号が検出されるま
で、前述の動作が継続されることになる。

この第３図のフレーム同期回路は、比較的高速
動作回路を多く必要とするので、第４図に示す構
成が提案されている。同図に於いて、４１は高次
群信号の入力端子、４２はシフトレジスタ等から
なる直列並列変換回路、４３はラツチ回路、４４
ａ〜４４ｄはフレーム同期信号を検出する検出回
路、４５はフレームカウンタ、４６は不一致検出
回路、４７は同期保護回路、４８はインヒビツト
回路、４９は分周回路、５０はクロツク信号の入
力端子、５１は変換された第１〜第４の並列信号
のうちの第２〜第４の並列信号を遅延させる遅延
回路、５２はオア回路、５３は制御回路、５４は
チヤネル選択回路である。

入力端子４１に加えられた高次群信号は、直列
並列変換回路４２により並列信号Ｄ１〜Ｄ４に変
換され、入力端子５０から分周回路４９に加えら
れたクロツク信号は1/4に分周され、ラツチ回路
４３及びインヒビツト回路４８に加えられる。変
換された第１〜第４の並列信号Ｄ１〜Ｄ４は、ラ
ツチ回路４３からチヤネル選択回路５４に加えら
れ、又第２〜第４の並列信号Ｄ２〜Ｄ４は遅延回
路５１により高次群信号で４タイムスロツト分遅
延されて信号Ｄ２′〜Ｄ４′となり、チヤネル選択
回路５４に加えられる。

分周回路４９でクロツク信号を1/4に分周する
ものであるが、その分周出力の初期位相は高次群
信号とは関係なく決まるので、ラツチ回路４３の
出力の４並列信号Ｄ１〜Ｄ４は、その初期位相に
応じて４通りの変換出力信号となる。例えば、第
５図に示すＡ，Ｂ，Ｃ，Ｄ，…を高次群信号とす
ると、初期位相ａであれば、Ａ〜Ｄの４ビツトが
並列信号Ｄ１〜Ｄ４となり、次のＥ〜Ｈの４ビツ
トが並列信号Ｄ１〜Ｄ４となる。又初期位相ｂの
場合は、Ｂ〜Ｅの４ビツトの並列信号Ｄ１〜Ｄ４
となり、次のＦ〜Ｉの４ビツトが並列信号Ｄ１〜
Ｄ４となる。即ち、初期位相ａ〜ｄによつて、並
列信号Ｄ１〜Ｄ４は４通りとなる。

第６図は、初期位相ａの場合の並列信号Ｄ１〜
Ｄ４及び遅延回路５１により４タイムスロツト遅
延された信号Ｄ２′〜Ｄ４′を示し、初期位相ａ，
ｂ，ｃ，ｄに対応して、並列信号Ｄ１〜Ｄ４は
(a)，(b)，(c)，(d)による区切で変換されることにな
る。例えば、フレーム同期信号を“EFGH”とす
ると、初期位相ａの場合は並列信号Ｄ１〜Ｄ４が
加えられる検出回路４４ａによりフレーム同期信
号が検出されることになる。

又初期位相がｂの場合は、高次群信号のビツト
ＢからビツトＥまでの４ビツトが最初に並列信号
Ｄ１〜Ｄ４に変換されるので、第６図に於いては
１ビツトシフトされた状態となり、Ｄ２′―Ｃ，
Ｄ３′―Ｄ，Ｄ４′―Ｅ，Ｄ１―Ｆ，Ｄ２―Ｇ，Ｄ
３―Ｈ，Ｄ４―Ｉとなり、信号Ｄ４′，Ｄ１〜Ｄ
３が加えられる検出回路４４ｂによりフレーム同
期信号が検出されることになる。このように、直
列並列変換の初期位相の相違に伴つて、４通りと
なる並列信号に対して、４個の検出回路４４ａ〜
４４ｂを設けることにより、フレーム同期信号を
何れかの検出回路で検出することができる。

制御回路５３は、フレーム同期信号を検出した
検出回路に対応してチヤネル選択回路２４を制御
し、初期位相ａの場合は、並列信号Ｄ１〜Ｄ４を
チヤネルCH１〜CH４に出力し、初期位相ｂの
場合は、並列信号Ｄ４′，Ｄ１〜Ｄ３をチヤネル
CH１〜CH４に出力し、初期位相ｃの場合は、
並列信号Ｄ３′，Ｄ４′，Ｄ１，Ｄ２をチヤネル
CH１〜CH４に出力し、初期位相ｄの場合は、
並列信号Ｄ２′，Ｄ３′，Ｄ４′，Ｄ１をチヤネル
CH１〜CH４に出力することになる。

又フレームカウンタ４５は、インヒビツト回路
４８を介して加えられる分周クロツク信号をカウ
ントし、フレームパルスを不一致検出回路４６に
加え、検出回路４４ａ〜４４ｄの何れかからのフ
レーム同期信号の検出信号を、オア回路５２を介
して不一致検出回路４６に加えて、フレームパル
スのタイミングと一致するか否かを検出し、不一
致の場合は、同期保護回路４７からインヒビツト
信号が出力され、分周クロツク信号が１ビツトだ
けフレームカウンタ４５に加えられるのを禁止す
る。それによりフレームカウンタ４５からのフレ
ームパルスの位相がシフトすることになる。

〔発明が解決しようとする問題点〕

第３図に示す従来例は、１ビツト即時シフト方
式と称されるものであり、同期引き込み時間は比
較的速いが、インヒビツト回路３８は、高速クロ
ツク信号に対応して動作できる構成が必要であ
り、又フレームカウンタ３５，不一致検出回路３
６等を含む制御ループの遅延時間は、高速クロツ
ク信号の１タイムスロツト以下にする必要がある
ことから、高速動作素子により構成する必要があ
り、従つて、高価な構成となり、その上、高次群
信号速度が高くなると、論理回路の動作速度限界
からハードウエア実現上大きな困難となる欠点が
あつた。

又第４図に示す従来例は、並列検出形低次群１
ビツトシフト方式と称されるものであり、フレー
ムカウンタ４５，不一致検出回路４６等を含む制
御ループの遅延時間は、高速クロツク信号を1/4
に分周した分周クロツク信号に応じた制限がある
だけとなり、インヒビツト回路４８を含めて、比
較的低速動作の素子で構成することができる。し
かし、フレーム同期信号を検出する為の検出回路
４４ａ〜４４ｂを多く必要とするので、集積回路
化は困難となる欠点があつた。

〔問題点を解決するための手段〕

本発明のフレーム同期制御方式は、多重分離さ
れたｎ個の低次群信号と、このｎ個の低次群信号
中の（ｎ−１）個を高次群換算でｎ・Ｔ遅延させ
た信号とにより（2n−１）個の並列低次群信号
を形成する手段と、この（2n−１）個の並列低
次群信号からｎ個の低次群信号を選択出力する選
択回路と、この選択回路からのｎ個の低次群信号
からフレーム同期信号を検出する検出手段と、こ
の検出手段の検出信号がフレームパルスのタイミ
ングで得られない時にフレームパルスのシフト制
御を行い、このシフト制御が１フレーム分行われ
た時に、選択回路に於けるｎ個の低次群信号の選
択切換えを行わせる制御手段とを備えて、選択回
路からのｎ個の低次群信号からフレーム同期信号
を検出してフレーム同期をとるものである。

〔作用〕

選択回路からのｎ個の並列低次群信号から１個
の検出手段によりフレーム同期信号を検出し、こ
のフレーム同期信号がフレームパルスのタイミン
グで検出できるようにフレームパルスのシフト制
御を行い、１フレーム分のフレームパルスのシフ
ト制御によつても、フレーム同期がとれない場合
は、高次群信号から低次群信号に変換する時の初
期位相が相違するものであるから、（2n−１）個
の並列低次群信号からｎ個の並列低次群信号を選
択出力する選択回路を制御して選択切換えを行わ
せ、前述のフレーム同期信号の検出が、フレーム
パルスのタイミングで行われるように、シフト制
御を繰り返して、フレーム同期をとるものであ
る。

〔実施例〕

以下図面を参照して、本発明の実施例について
詳細に説明する。

第１図は本発明の実施例のブロツク図であり、
１は高次群信号の入力端子、２はシフトレジスタ
等からなる直列並列変換回路、３はラツチ回路、
４はフレーム同期信号を検出する検出回路、５は
フレームカウンタ、６はフレーム同期信号の検出
信号とフレームパルスとのタイミングの不一致を
検出する不一致検出回路、７は同期保護回路、
８，１５はインヒビツト回路、９はクロツク信号
を1/nに分周する分周回路、１０はクロツク信号
の入力端子、１１は遅延回路、１２はフレームカ
ウンタ、１３は制御回路、１４はチヤネル選択回
路、１６はインバータである。

直列並列変換回路２，ラツチ回路３，分周回路
９，遅延回路１１，チヤネル選択回路１４は、前
述の第４図に於ける同一名称の回路構成と同一で
あり、ｎ＝４として、入力端子１に加えられた高
次群信号を４並列信号Ｄ１〜Ｄ４に変換し、この
４並列信号Ｄ１〜Ｄ４と、遅延回路１１により遅
延された信号Ｄ２′〜Ｄ４′とをチヤネル選択回路
１４に加え、制御回路１３によりチヤネル選択回
路１４が制御されて、チヤネルCH１〜CH４に
出力される。このチヤネル選択回路１４で選択出
力された信号を検出回路４に加えてフレーム同期
信号を検出するものである。

第２図は、動作説明図であり、高次群信号の１
フレームがＮビツトから構成され、1/2フレーム
毎に、フレーム同期信号として、“0011”と
“1100”とが交互に挿入されている場合を示すも
のである。この高次群信号は、直列並列変換回路
２により４並列信号Ｄ１〜Ｄ４に変換されるの
で、高次群信号の１フレームは、低次群信号では
Ｎ／４ビツトで１フレームが構成されることにな
り、フレーム同期信号も並列信号に変換されて、
検出回路４により“0011”及び“1100”との何れ
か或いは両方のフレーム同期信号の検出が行われ
ることになる。

フレームカウンタ５からのフレームパルスと、
検出回路４による１フレーム毎のフレーム同期信
号の検出信号とのタイミングが不一致であると、
同期保護回路７を介してインヒビツト回路８にイ
ンヒビツト信号が加えられて、分周クロツク信号
が１ビツト禁止され、フレームカウンタ５からの
フレームパルスのシフトが行われる。このような
フレームパルスのシフト制御は従来例と同様であ
るが、分周クロツク信号をインヒビツトしてフレ
ームパルスをシフト制御する回数を、フレームカ
ウンタ１２によりカウントするものである。即
ち、インヒビツト回路８にインヒビツト信号を加
えると、インヒビツト回路１５はインバータ１６
により開かれて、分周クロツク信号がフレームカ
ウンタ１２に加えられ、カウントアツプされる。

このフレームカウンタ１２のカウント内容が１
フレーム分の内容、即ち、N/4となると、次のカ
ウントアツプ時に、制御回路１３に制御信号が加
えられ、制御回路１３はチヤネル選択回路１４を
制御して、遅延回路１１で遅延された信号を含め
て、（2n−１）個の低次群信号、即ち、７個の信
号Ｄ１〜Ｄ４，Ｄ２′〜Ｄ４′から、ｎ個の低次群
信号、即ち、４個の信号の選択切換えを行わせる
ものである。

第２図に於いて、高次群信号を(1)のように４ビ
ツト毎に並列信号に変換した場合、即ち、チヤネ
ル選択回路１４で４個の信号を(1)のように４ビツ
ト区切で出力した場合は、N/4回、フレームパル
スのシフト制御を行つても、“0011”，“1100”の
フレーム同期信号を検出することができないこと
になる。従つて、フレームカウンタ１２は１フレ
ーム分に相当するN/4ビツトの分周クロツク信号
をカウントした後、制御回路１３に制御信号を加
える。制御回路１３はチヤネル選択回路１４を制
御して、次は、(2)のように４ビツト区切で出力す
る。この場合も、“0011”，“1100”のフレーム同
期信号を検出することができないことになり、フ
レームカウンタ１２のカウント内容はN/4とな
る。次は、(3)のように４ビツト区切で出力され、
その場合もフレーム同期信号を検出できないの
で、次は、(4)のように４ビツト区切で出力され、
Ｎ／４ビツト目で、“0011”のフレーム同期信号を
フレームパルスのタイミングで検出することがで
きることになる。

このように、１個の検出回路４によつてフレー
ム同期信号を検出し、フレームカウンタ１２によ
り、フレームカウンタ５からのフレームパルスの
シフト制御が１フレーム分行われたことをカウン
トすると、チヤネル切換回路１４による並列信号
の選択切換えを行つて、フレーム同期をとるもの
である。

前述の実施例は、４チヤネルCH１〜CH４の
多重化及び多重分離を行い、多重分離された低次
群信号のフレーム同期信号を検出する場合につい
てのものであるが、多重度を更に多くした場合に
も適用することができることは勿論である。

〔発明の効果〕

以上説明したように、本発明は、直列並列変換
回路２等により多重分離されたｎ個の低次群信号
と、このｎ個の低次群信号のうちの（ｎ−１）個
を遅延回路１１等により高次群換算でｎ・Ｔ遅延
させた信号とによつて（2n−１）個の並列低次
群信号を形成する手段と、チヤネル選択回路１４
等の（2n−１）個の低次群信号からｎ個の低次
群信号を選択出力する選択回路と、検出回路４等
によるｎ個の低次群信号からフレーム同期信号を
検出する検出手段と、この検出手段による検出信
号がフレームパルスのタイミングと一致しない時
に、インヒビツト回路８等によりフレームパルス
のシフト制御を行い、このシフト制御が１フレー
ム分に相当する回数行われたことを、フレームカ
ウンタ１２等により識別して、制御回路１３等に
より選択回路を制御して、ｎ個の低次群信号の選
択切換えを行う制御手段とを備えて、フレーム同
期信号を検出してフレーム同期をとるものであ
り、並列検出形低次群１ビツトシフト方式に比較
して、フレーム同期信号を検出する検出回路が１
個で済むことになり、簡単且つ経済的な構成とな
る利点がある。

又高速動作部分は、直列並列変換回路２と分周
回路の初段のみとなり、１ビツト即時シフト方式
に比較して、経済的な構成とすることができる利
点がある。

更に、同期引き込み時間は、１フレームのビツ
ト数Ｎを1536、高次群信号の速度を397.2Mb／ｓ
とすると、１ビツト即時シフト方式の場合は、
201.7μs、並列検出形低次群１ビツトシフト方式
の場合は、250.7μs、本発明の実施例の場合には、
213.9μsとなり、１ビツト即時シフト方式に比較
して僅か遅いが、前述のように経済的な構成とす
ることができる利点が大きいものである。

【図面の簡単な説明】

第１図は本発明の実施例のブロツク図、第２図
は動作説明図、第３図は従来の１ビツト即時シフ
ト方式のブロツク図、第４図は従来の並列検出形
１ビツトシフト方式のブロツク図、第５図及び第
６図は動作説明図である。 １は高次群信号の入力端子、２は直列並列変換
回路、３はラツチ回路、４はフレーム同期信号を
検出する検出回路、５はフレームカウンタ、６は
不一致検出回路、７は同期保護回路、８，１５は
インヒビツト回路、９は分周回路、１０はクロツ
ク信号の入力端子、１１は遅延回路、１２はフレ
ームカウンタ、１３は制御回路、１４はチヤネル
選択回路、１６はインバータである。

Claims (1)

【特許請求の範囲】
1. １ ｎ個の低次群信号を多重化して高次群信号を
   送出し、該高次群信号を受信してｎ個の低次群信
   号に多重分離し、該多重分離されたｎ個の低次群
   信号に含まれるフレーム同期信号を検出してフレ
   ーム同期をとる方式に於いて、多重分離されたｎ
   個の低次群信号と、該ｎ個の低次群信号中の（ｎ
   −１）個を高次群換算でｎ・Ｔ遅延させた信号と
   により（2n−１）個の並列の低次群信号を形成
   する手段と、該（2n−１）個の並列の低次群信
   号からｎ個の低次群信号を選択出力する選択回路
   と、該選択回路からのｎ個の低次群信号からフレ
   ーム同期信号を検出する検出手段と、該検出手段
   の検出信号がフレームパルスのタイミングで得ら
   れない時に前記フレームパルスのシフト制御を行
   い、且つ１フレーム分に相当するシフトが行われ
   た時に、前記選択回路を制御してｎ個の低次群信
   号の選択切換えを行わせる制御手段とを備え、前
   記選択回路から出力されるｎ個の低次群信号から
   フレーム同期信号を検出してフレーム同期をとる
   ことを特徴とするフレーム同期制御方式。