JP2892823B2 - 符号誤り測定装置及びその測定方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高速（約100Mbit/s以上）のデジタル信号
伝送系を構成する伝送路、信号送受信装置若しくはデジ
タル記憶装置において発生する符号誤りを検出する符号
誤り測定装置及びその測定方法に関し、特に長周期の任
意パターン信号を用いて符号誤りを測定する際の同期引
き込みを早くした符号誤り測定装置及びその測定方法に
関する。

本発明の符号誤り測定装置及びその測定方法は、デジ
タル通信方式の一方式である新しいタイプの同期多重化
伝送方式（CCITT Rec.G707,G708,G709）において、１
フレームが約19kbitから約311kbitである長周期パター
ンに対応した符号誤り測定に利用できるものである。

［従来の技術］ 従来、符号誤り測定装置における基準パターン信号発
生器の同期引き込み方式には、読み込み方式及びクロッ
クインヒビット方式があった。読み込み方式は、特公昭
48−10885号公報に開示されているように、測定に用い
るパターン信号は最大長周期系列符号に限定され、また
クロックインヒビット方式は、任意パターン信号（本発
明の課題である長周期の任意パターン信号も含まれる）
を用いる測定に採用されている。

第４図は、高速デジタル信号伝送系の符号誤りを、任
意パターン信号を用いたクロックインヒビット方式によ
って測定する場合の従来例のブロック図である。

なお、高速デジタル信号を用いて符号誤り測定を行う
場合、一般的に、パターン発生装置101においては多重
変換（低速の信号を高速に変換する）が、また符号誤り
測定装置103においては逆多重変換（高速の信号を低速
に変換する）が行われるが、このブロック図は４系列の
多重変換、逆多重変換を行う場合の例を示している。

パターン発生装置101は、パターン信号発生器15₁〜15
₄で発生された４系列のパターン信号g1〜g4をMUX16で4:
1に多重変換することによって、任意のパターン列から
なる任意パターン信号ｈを発生し、伝送系102へ出力す
る。

４系列のパターン信号発生器15₁〜15₄には、多重変換
されることによって任意のパターン列となるパターンが
予め設定されており、そしてこれらのパターンが第２の
クロックｉを基に所定周期で繰り返し読み出される。例
えば、第５図の（ａ）に示すような任意のパターン列
［ABCD・・・UVWX］からなる任意パターン信号ｈを発生
する場合、第５図の（ｂ）〜（ｅ）に示すような４系列
のパターン［AEIMQU］，［BFJNRV］，［CGKOSW］及び
［DHLPTX］を、それぞれパターン信号発生器15₁〜15₄に
予め設定しておき、次に、これらのパターンを第２のク
ロックｉによって読みだす。

MUX16は、パターン信号発生器15₁〜15₄から出力され
たパターン信号g1〜g4を第２のクロックｉに基づいて4:
1に多重変換し、第２のクロックｉの４倍の速さ（第１
のクロックｊと同じ速さ）の任意パターン信号ｈを発生
する。

分周器17は、第１のクロックｊを1/4分周して第２の
クロックｉを作っている。なお、分周器17の分周比は、
MUX16の多重変換比に合わせられており、例えばQ:1の多
重変換を行うときは分周比1/Qとなる。

一方、符号誤り測定装置103は、前記任意パターン信
号を伝送系102を介して受信し、符号誤り測定を行う。

入力端子14で受信された受信信号ａは、1:4のDEMUX1
に入力される。DEMUX1は、第２のクロックｅを基に、こ
の受信信号ａを４系列の被測定パターン信号b1〜b4に逆
多重変換する。例えば，受信信号ａを第５図の（ａ）に
示すようなパターン列であるとすると、逆多重変換され
て出力される被測定パターン信号b1〜b4は、それぞれ第
５図の（ｂ）〜（ｅ）に示すようなパターンとなる。す
なわち、DEMUX1は前述したMUX16とは逆の動作をするも
のである。

基準パターン信号発生器6₁〜6₄は、予め設定されたパ
ターン（パターン発生装置101のパターン信号発生器15₁
〜15₄で設定されたパターンと同一のもの）を第２のク
ロックｅを基に繰り返し読み出すことにより基準パター
ン信号c1〜c4を発生する。

比較器2₁〜2₄は、被測定パターン信号b1〜b4と基準パ
ターン信号発生器6₁〜6₄からの基準パターン信号c1〜c4
とを各系列毎に比較し、誤り検出信号d1〜d4を出力す
る。

同期判定回路７は、比較器2₁〜2₄から出力される誤り
検出信号d1〜d4の計数値と第２のクロックｅの計数値と
の関係によって、被測定パターン信号b1〜b4が基準パタ
ーン信号c1〜c4と同期状態か又は同期外れであるかを判
定し、同期外れと判定したときにはインヒビットパルス
を出力する。

第２のクロック発生手段20は、ゲート11と分周器10か
ら構成される。

ゲート11は、通常は、第１のクロックｆをそのまま分
周器10に出力するが、同期判定回路７からインヒビット
パルスを受けたときには、第１のクロックｆを１クロッ
ク分インヒビットすることによって、第１のクロックｆ
を１クロック分遅延させて分周器10に出力する。

分周器10は、ゲート11からの第１のクロックｆを1/4
分周することにより第２のクロックｅを発生し、DEMUX
1、基準パターン信号発生器6₁〜6₄及び同期判定回路７
に出力する。

なお、以上の説明より、第１のクロックｆは受信信号
ａのビットレートに対応したものであり、また第２のク
ロックｅは被測定パターン信号b1〜b4のビットレートに
対応したものであるといえる。

また、ここで、前述のゲート11から出力された１クロ
ック分遅延した第１のクロックｆがその後どのように作
用するか説明する。

分周器10は、１クロック分遅延した第１のクロックｆ
を1/4分周するとともに、1/4クロック分遅延した第２の
クロックｅをDEMUX1などに出力する。これにより、DEMU
X1は、この1/4クロック分遅延した第２のクロックｅを
基に受信信号ａを１ビット遅延させて逆多重変換し、被
測定パターン信号b1〜b4を１ビット遅延させる。そし
て、同期状態になるまでこの動作、すなわち同期引き込
み動作が繰り返される。

誤り計数回路12は、同期状態において、比較器2₁〜2₄
から出力される誤り検出信号d1〜d4を計数し、その結果
を表示器13に出力する。

なお、パターン発生装置101における第１のクロック
ｊ及び第２のクロックｉは、符号誤り測定装置103にお
ける第１のクロックｆ及び第２のクロックｅとそれぞれ
周波数が同一である。

また、パターン信号発生器15₁〜15₄及び基準パターン
信号発生器6₁〜6₄は、それぞれ機能的に同一であるた
め、同一回路で構成できる。

第６図は、パターン信号発生器15₁の動作を説明する
ためのブロック図である。なお、パターン信号発生器15
₂〜15₄は、それぞれ、パターン信号発生器15₁の構成及
び動作と同一であるので説明を省略する。また、基準パ
ターン信号発生器6₁〜6₄についても、それぞれ、構成及
び動作がパターン信号発生器15₁と同一であるので説明
を省略する。

パターン信号発生器15₁は、主にモジュロＮカウンタ1
50、制御部151、データ入力手段152,RAM153、第１のス
イッチ154及び第２のスイッチ155によって構成される。
パターン信号発生器15₁の動作は、発生させたい所望の
パターンを予めRAM153に書き込む第１の段階と、次にRA
M153に記憶されているパターンを第２のクロックｉで順
次読み出す第２の段階とに分けられる。

先ず、第１の段階では、制御部151の制御信号によっ
て、RAM153を書き込み可能状態にし、第１のスイッチ15
4の経路を154b−154c間に形成し、更に第２のスイッチ1
55の経路を155b−155c間に形成する。データ入力手段15
2から入力されたパターンのデータ（例えば、第５図の
（ｂ）に示すパターン［AEIMQU］）は、制御部151及び
第２のスイッチ155を介して、RAM153の指定されたアド
レスに書き込まれる。アドレスは、制御部151からり第
１のスイッチ154を介してRAM153に設定される。

次に、第２の段階では、制御部151の制御信号によっ
て、RAM153を読み出し可能状態にし、第１のスイッチ15
4の経路を154a−154c間に形成し、更に第２のスイッチ1
55の経路を155a−155c間に形成する。第１の段階でデー
タ入力手段152から入力されたパターン（Ｎビット）の
パターン長に相当するデータＮ（例えば、第５図の
（ｂ）に示すパターン［AEIMQU］の場合Ｎ＝６となる）
が、制御部151を介してモジュロＮカウンタ150に設定さ
れる。モジュロＮカウンタ150は、スタートパルス（制
御部151が第１の段階から第２の段階に切り替わったこ
とを認識して出力する）を受け取ると計数を開始し、Ｎ
個（パターンのパターン長に相当）周期で第２のクロッ
クｉを繰り返し計数する。モジュロＮカウンタ150の出
力は、第１のスイッチ154を介してRAM153のアドレスを
指定し、このアドレスに対応したパターンのデータがRA
M153から読み出され、パターン信号g1として第２のスイ
ッチ155を介して出力される。

ここで、従来技術のクロックインヒビット方式を用い
た同期引き込み動作について、前述の第４図、及び第７
図を用いて詳述する。なお、第７図は従来技術の同期引
き込み動作を示すパターン列の図で、第１のクロック
ｆ、第２のクロックｅ、受信信号ａ、被測定パターン信
号b1〜b4及び基準パターン信号c1〜c4の関係を示してい
る。

入力端子14で受信された受信信号ａは、DEMUX1におい
て、第２のクロックｅを基に４系列の被測定パターン信
号b1〜b4に逆多重変換される。そして、被測定パターン
信号b1〜b4と基準パターン信号c1〜c4とを各系列毎に比
較して符号誤り検出を行う場合、被測定パターン信号b1
〜b4と基準パターン信号c1〜c4とが同期状態にないと、
被測定パターン信号b1〜b4すなわち受信信号ａの中に、
たとえ誤りパルスが全然なくても誤りとして検出されて
しまう。

例えば、任意のパターン列［ABCD・・・・・UVWX］を
連続して繰り返す任意パターン信号で測定する場合、第
７図の（チ）と（リ）のような関係にあると同期状態で
あり誤りは検出されないが、（イ）と（リ）、又は
（ロ）と（リ）などのような関係にあると同期外れとな
り極めて大きな誤りとなる。このため、DEMUX1において
受信信号ａを逆多重変換する際に、この受信信号ａの位
相を１ビットずつ順次遅延させて逆多重変換を行い、被
測定パターン信号b1〜b4の位相を基準パターン信号c1〜
c4の位相に合わせる動作が必要になる。

同期判定回路７は、第２のクロックｅと比較器2₁〜2₄
からの誤り検出信号d1〜d4をそれぞれ計数して、第２の
クロックｅの計数値（Ｘ）と誤り検出信号d1〜d4の計数
値（Ｙ）の関係によって同期状態か同期外れかを判定す
る。例えば、計数値（Ｘ）が1000になる間に計数値
（Ｙ）が100以上になると同期外れと判定する。同期判
定回路７は、同期外れと判定すると、第１のクロックｆ
の１クロック時間幅のインヒビットパルスを発生し、ゲ
ート11を制御して第１のクロックｆを１クロック分イン
ヒビットする。これにより、分周器10に入力される第１
のクロックｆが１クロック分遅延されるので、DEMUX1に
入力される第２のクロックｅは1/4クロック分遅延され
る。この結果、DEMUX1は受信信号ａの位相が１ビット分
の遅延が与えられたのと等価な動作をする。したがっ
て、この受信信号ａを逆多重変換することによって得ら
れた被測定パターン信号b1〜b4も１ビット遅延する。そ
して、この１回の同期引き込み動作により同期状態にな
らないときには、順次被測定パターン信号b1〜b4に１ビ
ット分の遅延を与え、この同期引き込み動作を繰り返
し、同期状態にいたる。

この同期引き込み動作を第７図で更に具体的に説明す
る。基準パターン信号c1〜c4が（リ）の状態であるのに
対し、被測定パターン信号b1〜b4が最初は（イ）の状態
であるとすると、（イ）は（リ）に対し１ビット遅延し
ているため極めて大きな誤りが発生し、同期判定回路７
は同期外れと判定する。そこで、同期判定回路７はイン
ヒビットパルスを発生し、第１のクロックｆを１クロッ
ク分インヒビットする。これにより第１のクロックｆが
１クロック分遅延し、更に第２のクロックｅも1/4クロ
ック分遅延されてDEMUX1に入力される。そして、この第
２のクロックｅにより、DEMUX1は受信信号ａを１ビット
遅延させて逆多重変換し、被測定パターン信号b1〜b4を
（ロ）の状態にする。この状態でも同期外れであるため
に、この動作を繰り返して、被測定パターン信号b1〜b4
を（ロ）・・・（ト）のように順次１ビットずつ遅延さ
せ、最終的に（チ）の状態で同期状態にする。

［発明が解決しようとする課題］ しかし、このように第１のクロックｆを１クロック分
ずつインヒビットして同期引き込み動作をする従来のク
ロックインヒビット方式では、任意のパターン列のパタ
ーン長（Ｌビット）が長ければ長いほど同期引き込み時
間もそれに連れて増大し、符号誤り測定装置として使い
にくいという欠点があった。

すなわち、第７図の（ト）と（リ）のように、基準パ
ターン信号c1〜c4に対して被測定パターン信号b1〜b4が
１ビット進んでいる場合には１回のクロックインヒビッ
トで済むが、（イ）と（リ）のように、基準パターン信
号c1〜c4に対して被測定パターン信号b1〜b4が１ビット
遅延している場合には23回（パターン列［ABC・・・VW
X］のパターン長（Ｌ）は24ビットであるため）のクロ
ックインヒビットが必要になる。このように、クロック
インヒビットの回数は、最悪約Ｌ（任意のパターン列の
パターン長）回必要である。また、引き込み動作は、パ
ターン長がＬビットの任意のパターン列の場合、Ｌビッ
トを１周期とすると、１周期で誤り検出と同期判定を、
また次の１周期でクロックインヒビットを行い、これを
繰り返して同期をとる必要がある。

以上の内容より、第１のクロックｆの繰り返し周波数
をＦとした場合、同期引き込み時間の最悪値Tmaxは、 Tmax＝２×L²÷Ｆ ［sec］ となる。例えば、Ｌ＝500kbit、Ｆ＝100MHzとすると、 Tmax＝２×（500×10³）^２÷（100×10⁶）＝5000 となり、同期引き込み時間の最大値Tmaxは5000秒（約1.
4時間）である。このように、長周期のパターン信号を
用いる場合には、被測定パターン信号b1〜b4と基準パタ
ーン信号c1〜c4の同期を確立するために多大の時間を要
し、実用的な符号誤り測定装置及びその測定方法として
は問題があった。

本発明は、この課題を解決するために、パターン発生
装置から出力される任意パターン信号の所定の位置に特
定パターンを設定し、この任意パターン信号を伝送系を
介して受信し、そして、同期外れが起きたときには、こ
の受信信号から前記特定パターンを検出し、これにより
同期引き込み動作をするようにした符号誤り測定装置及
びその測定方法を提供することを目的としている。

［課題を解決するための手段］ 本発明の符号誤り測定装置は、任意のパターン列が所
定周期で繰り返される任意パターン信号を、伝送系を介
して受信し、この受信信号をDEMUX1で逆多重変換するこ
とによって得られる、複数系列の被測定パターン信号の
中から符号誤りを検出する符号誤り測定装置において、
例えば500kbitというような長周期のパターン信号に対
しても十分短い時間で同期引き込みができるようにする
という課題を解決するために、次のような手段を備え
た。

第１図に示すように、任意パターン信号に予め設定し
た特定パターンに対応するデータを設定する特定パター
ン設定手段３と、特定パターン設定手段からのデータと
基準パターン信号とを切り替えて比較器２に出力する切
替器４と、比較器から出力されるパターン比較の結果か
ら特定パターンを検出し、特定パターンを検出したとき
には一致パルスを、また検出しなかったときにはインヒ
ビットパルスを出力するとともに、特定パターンが検出
されたか否かの検出判定結果を出力する特定パターン検
出回路８と、同期判定回路７からの判定結果と特定パタ
ーン検出回路からの検出判定結果とに基づいて切替器を
制御する切替制御手段５と、同期判定回路からの判定結
果と特定パターン検出回路からの一致パルスに基づいて
第２のクロックを基準パターン信号発生器６に入力する
か否かを制御するゲート回路９とを設け、 更に、第２のクロックを基に基準パターン信号を発生
し、かつ同期判定回路からの判定結果により発生状態が
制御される基準パターン信号発生器６と、特定パターン
検出回路からのインヒビットパルスにより、第２のクロ
ックの発生状態が制御される第２のクロック発生手段20
とを備えた。

また、本発明の符号誤り測定方法は、任意のパターン
列が所定周期で繰り返される任意パターン信号を伝送系
を介して受信し、この受信信号のビットレートに対応す
る第１のクロックから発生される第２のクロックに基づ
いて、前記受信信号を複数系列の被測定パターン信号に
逆多重変換し、この被測定パターン信号と基準パターン
信号とをパターン比較して、誤り検出を行うとともに、
この誤り検出の結果に基づいて基準パターン信号と被測
定パターン信号が同期状態か、又は同期外れかを判定す
る符号誤り測定方法において、上記課題を解決するため
に、上記判定の結果が同期外れのときに、次のような段
階を含むようにした。

被測定パターン信号とパターン比較を行う信号を、基
準パターン信号から、任意パターン信号の所定の位置に
予め定義して設定した特定パターンに対応するデータに
変える第１の段階と、このデータと被測定パターン信号
とのパターン比較を複数系列の各系列毎に行う第２の段
階と、この第２の段階におけるパターン比較の結果から
特定パターンの検出を行う第３の段階と、そして特定パ
ターンが検出されなかったときには、上記第２のクロッ
クを所定時間遅延させることによって、被測定パターン
信号の位相を１ビット遅延させた後に、上記第２乃至第
３の段階を行う第４の段階と、この第４の段階におい
て、特定パターンが検出されなかたときには、検出され
るまで、上記第４の段階を繰り返し行う第５の段階と、
また、特定パターンが検出されたときには、この検出結
果を基に基準パターン信号の位相を被測定パターン信号
の位相に合わせる第６の段階と、そして被測定パターン
信号とパターン比較を行う信号を、前記データから、基
準パターン信号に変える第７の段階とを含んだ。

［作用］ パターン発生装置においては、任意のパターン列の所
定の位置に、予め特定パターンを定義して設定するか、
又は任意のパターン列の中の例えば１又は０が何ビット
も連続し、他との識別ができるような特異なパターンの
集まりを特定パターンと定義する。

符号誤り測定装置においては、上記特定パターンに対
応するデータを特定パターン設定手段に予め設定してお
き、同期外れが発生したときには、このデータを基に特
定パターンの検出を行い、同期引き込み動作をする。

すなわち、符号誤り測定装置では、受信信号を逆多重
変換して得た被測定パターン信号と基準パターン信号と
を比較して符号誤り検出をするとともに、両方の信号が
同期状態か同期外れであるかを判定する。

同期外れのときは、比較器に特定パターン設定手段か
らのデータを入力し、このデータと被測定パターン信号
とのパターン比較を行い、そして、このパターン比較の
結果に基づいて特定パターンの検出を行う。

この結果、特定パターンを検出できなかったときに
は、先ず、特定パターンを検出するまで、次の動作を行
う。すなわち、特定パターン検出回路から出力されるイ
ンヒビットパルスによって第１のクロックを１クロック
分インヒビットする。これにより、第１のクロックは１
クロック分遅延し、更に、これを分周して得られる第２
のクロックも分周比に対応して遅延する。そして、この
遅延した第２のクロックを基に受信信号を逆多重変換
し、被測定パターン信号の位相を１ビット遅延させる。
そして、また特定パターンの検出を行なう。最終的に、
特定パターンを検出するまで、この被測定パターン信号
の位相を１ビット遅延させる動作を繰り返す。

このようにして、最終的に特定パターンを検出する
と、次に、特定パターン検出回路から出力される一致パ
ルスによって、基準パターン信号発生器に入力される第
２のクロックを制御して、基準パターン信号の同期引き
込み動作を行なう。

以上により、同期引き込み動作が完了すると、比較器
に基準パターン信号を入力し符号誤り検出を再開する。

［実施例］ 以下、図面に基づいて本発明の一実施例を説明する。

第２図は、符号誤り測定装置104の構成を示す図で、
従来例を示す第４図の符号誤り測定装置103に対応する
図である。従来例と同じ構成又は機能を示すものは、同
じ番号又は記号で示してある。

特定パターンを含む任意のパターン列が所定周期で繰
り返される任意パターン信号は、伝送系を介して符号誤
り測定装置104の入力端子14で受信される。

入力端子14で受信された受信信号ａは、1:4のDEMUX1
に入力される。DEMUX1は、受信信号ａを第２のクロック
ｅを基に４系列の被測定パターン信号b1〜b4に逆多重変
換する。

比較器2₁〜2₄は、切替器4₁〜4₄から基準パターン信号
c1〜c4を受けているときは、基準パターン信号c1〜c4と
被測定パターン信号b1〜b4を比較して誤り検出信号d1〜
d4を出力し、また特定パターン設定手段3₁〜3₄からのデ
ータを受けているときは、これらのデータと被測定パタ
ーン信号b1〜b4を比較してパターン比較信号k1〜k4を出
力する。なお、比較器2₁〜2₄が、例えば排他的論理和で
構成されている場合は、誤りを検出したときには誤り検
出信号d1〜d4として「１」が、また被測定パターン信号
b1〜b4と上記データとが一致したときには、パターン比
較信号k1〜k4として「０」が出力される。

基準パターン信号発生器6₁〜6₄は、予め設定されたパ
ターンを第２のクロックｅを基に繰り返し読み出すこと
により基準パターン信号c1〜c4を発生する。なお、その
発生状態は外部制御端子6₁a〜6₄aを介して入力される同
期判定回路７からの判定信号ｍによって制御される。

ここで、第８図を用いて基準パターン信号発生器6₁の
構成及び動作を説明する。なお、基準パターン信号発生
器6₂〜6₄については、基準パターン信号発生器6₁の構成
及び動作と同一であるので説明は省略する。基準パター
ン信号発生器6₁は、前述の第４図における基準パターン
信号発生器6₁の構成（前述の第６図のパターン信号発生
器15₁で説明した）と同一で、モジュロＮカウンタ、制
御部、データ入力手段、RAM、第１のスイッチ及び第２
のスイッチで構成されている。しかし、モジュロＮカウ
ンタには外部制御端子6₁aが設けられて、この端子を介
して入力される制御信号によってモジュロＮカウンタが
制御されることによって、基準パターン信号発生器6₁の
発生状態が制御されるということだけが異なっている。
なお、特定パターンを含むパターンのデータを予めRAM
に書き込む方法は、前述の第６図のパターン信号発生器
15₁で説明した方法と同一である。

更に、基準パターン信号発生器6₁〜6₄の動作を詳述す
るならば、第２図において、同期判定回路７から同期状
態を示す判定信号ｍが、基準パターン信号発生器6₁〜6₄
の外部制御端子6₁a〜6₄aを介してそれぞれのモジュロＮ
カウンタに入力されると、モジュロＮカウンタは計数可
能状態となり、ゲート回路９からの第２のクロックｅを
繰り返し計数する。また、同期外れを示す判定信号ｍが
同様に入力されると、モジュロＮカウンタは初期状態に
リセットされるとともに、ゲート回路９から第２のクロ
ックｅが入力されるのを待つ状態になり、基準パターン
信号c1〜c4は特定されない状態になる。

同期判定回路７は、誤り検出信号d1〜d4と第２のクロ
ックｅをそれぞれ計数して、これらの計数結果の割合に
より、基準パターン信号c1〜c4が被測定パターン信号b1
〜b4と同期状態か又は同期外れであるかを判定し、その
判定結果を示す判定信号ｍを切替制御手段５、基準パタ
ーン信号発生器6₁〜6₄、特定パターン検出回路８及びゲ
ート回路９に出力する。

特定パターン設定手段3₁〜3₄は、「１」、「０」を選
択するスイッチから構成され、任意パターン信号の中に
予め設定したと同じ特定パターンを示すデータがこのス
イッチにより設定される。例えば、第５図の（ａ）に示
す任意のパターン列からなる任意パターン信号におい
て、特定パターンとして［EFGH］を［1111］とする場
合、第５図の（ｂ）、（ｃ）、（ｄ）、（ｅ）に示され
る多重変換する前のパターン［Ｅ］、［Ｆ］、［Ｊ］、
［Ｈ］にそれぞれ「１」が設定される。したがって、特
定パターン設定手段3₁〜3₄には、上記に述べた［Ｅ］、
［Ｆ］、［Ｊ］、［Ｈ］にそれぞれ「１」が設定される
のと同様に、それぞれ「１」が設定される。

特定パターン検出回路８は、比較器2₁〜2₄から順次出
力されるパターン比較信号k1〜k4の中から、それらの信
号の関係が４系列同時に所定の状態、例えば「０」、
「０」、「０」、「０」（比較器2₁〜2₄として排他的論
理和を用いると、両方のパターンが一致すると「０」が
出力される）になっているものを、特定パターンとして
受信信号ａの周期毎に検出する。

なお、上記の特定パターン設定手段3₁〜3₄で設定する
データを、上記のような「１」、「１」、「１」、
「１」ではなく、特定パターンの定義に合わせて、例え
ば「１」、「０」、「０」、「１」のように変える場合
においても、これらのデータと被測定パターン信号b1〜
b4が同時にそれぞれ一致すると、比較器2₁〜2₄（上記と
同様に排他的論理和を用いるとする）から出力されるパ
ターン比較信号k1〜k4は同時に「０」、「０」、
「０」、「０」となる。したがって、特定パターン検出
回路８は、上記と同様に、この４系列同時に「０」にな
ったことを検出すればよい。すなわち、特定パターンの
定義に合わせて、特定パターン設定手段3₁〜3₄で設定す
るデータを変えたとしても、特定パターン検出回路８の
特定パターンの検出条件は一定でよい。

そして、特定パターンを検出したときには一致パルス
ｐをゲート回路９に出力し、また検出しなかったときに
は第１のクロックｆの１クロック時間幅のインヒビット
パルスｑを第２のクロック発生手段20に出力し、更に特
定パターンが検出されたか否かの検出判定結果を示す検
出判定信号ｎを切替制御手段５と同期判定回路７に出力
する。

切替器4₁〜4₄は、切替制御手段５から出力される制御
信号ｕによって制御され、基準パターン信号発生器6₁〜
6₄からの基準パターン信号c1〜c4と特定パターン設定手
段3₁〜3₄からのデータとを切り替えて比較器2₁〜2₄に出
力する。

切替制御手段５は、特定パターン検出回路８から特定
パターンが検出された状態を示す検出判定信号ｎを受
け、かつ同期判定回路７から同期状態が同期外れに変化
したことを示す判定信号ｍを受けたときは、切替器4₁〜
4₄が基準パターン信号c1〜c4に替えて特定パターン設定
手段3₁〜3₄からのデータを比較器2₁〜2₄に出力するよう
に制御する制御信号ｕを切替器4₁〜4₄に出力する。

また、同期判定回路７から同期外れを示す判定信号ｍ
を受け、かつ、特定パターン検出回路８から特定パター
ンが検出されない状態が検出された状態に変化したこと
を示す検出判定信号ｎを受けたときは、切替器4₁〜4₄が
特定パターン設定手段3₁〜3₄からのデータに替えて基準
パターン信号c1〜c4を比較器2₁〜2₄に出力するように制
御する制御信号ｕを切替器4₁〜4₄に出力する。

第２のクロック発生手段20は、ゲート11と分周器10か
ら構成される。

ゲート11は、通常は、第１のクロックｆをそのまま分
周器10に出力するが、特定パターン検出回路８からイン
ヒビットパルスｑを受けたときには、第１のクロックｆ
を１クロック分インヒビットすることによって、第１の
クロックｆを１クロック分遅延させて分周器10に出力す
る。

分周器10は、ゲート11からの第１のクロックｆを1/4
分周することにより第２のクロックｅを発生し、DEMUX
1、同期判定回路７及びゲート回路９に出力する。

なお、ここで、前述のゲート11から出力された１クロ
ック分遅延した第１のクロックｆが、その後どのように
作用するか説明する。

分周器10は、１クロック分遅延した第１のクロックｆ
をゲート11から受けると、第１のクロックｆを1/4分周
するとともに、1/4クロック分遅延した第２のクロック
ｅをDEMUX1などに出力する。これにより、DEMUX1は、こ
の1/4クロック分遅延した第２のクロックｅを基に受信
信号ａを１ビット遅延させて逆多重変換し、被測定パタ
ーン信号b1〜b4を１ビット遅延させる。そして、特定パ
ターン検出回路８が特定パターンを検出して一致パルス
ｐを出力するまで、被測定パターン信号b1〜b4を１ビッ
ト遅延させる。

ゲート回路９は、ゲート91と（Ｎ−Ｍ）ワンショット
カウンタ92から構成される。同期判定回路７から同期状
態を示す判定信号ｍが（Ｎ−Ｍ）ワンショトカウンタ92
に入力されているときは、（Ｎ−Ｍ）ワンショトカウン
タ92の出力信号ｒによってゲート91はオン状態に保た
れ、第２のクロックｅは基準パターン信号発生器6₁〜6₄
に出力される。このとき、基準パターン信号c1〜c4は基
準パターン信号発生器6₁〜6₄から出力される。また、同
期判定回路７から同期外れを示す判定信号ｍが（Ｎ−
Ｍ）ワンショトカウンタ92に入力されると、（Ｎ−Ｍ）
ワンショトカウンタ92はリセットされ、そして、（Ｎ−
Ｍ）ワンショトカウンタ92の出力信号ｒによりゲート91
はオフ状態となり、第２のクロックｅはインヒビットさ
れる。これによって、基準パターン信号発生器6₁〜6₄か
ら出力される基準パターン信号c1〜c4は特定されない状
態となる。次に、この状態のときに、特定パターン検出
回路８から一致パルスｐが（Ｎ−Ｍ）ワンショトカウン
タ92に入力されると、（Ｎ−Ｍ）ワンショトカウンタ92
は所定の値にプリセットされるとともに、第２のクロッ
クｅの計数を開始し、所定数計数する。そして、（Ｎ−
Ｍ）ワンショトカウンタ92の出力信号ｒによりゲート91
はオン状態となり、第２のクロックｅは基準パターン信
号発生器6₁〜6₄に出力される。これにより、基準パター
ン信号c1〜c4は被測定パターン信号b1〜b4と同期がとれ
た状態で、再び基準パターン信号発生器6₁〜6₄から出力
される。この結果、次には、同期判定回路７から同期状
態を示す判定信号ｍが（Ｍ−Ｎ）ワンショトカウンタ92
に入力されるために、（Ｎ−Ｍ）ワンショトカウンタ92
の出力信号ｒによってゲート91はそのままオン状態が保
たれ、第２のクロックｅは基準パターン信号発生器6₁〜
6₄に出力され続ける。そして、同期判定回路７から同期
外れを示す判定信号ｍが（Ｎ−Ｍ）ワンショトカウンタ
92に入力されるまでこの状態が保たれる。

誤り計数回路12は、同期状態において、比較器2₁〜2₄
から出力される誤り検出信号d1〜d4を計数し、その結果
を表示器７に出力する。

第３図（ａ）及び第３図（ｂ）は、第２図における各
部の動作状態を示すタイミングチャートである。なお、
第３図（ａ）、（ｂ）は時間的に連続した一連の動作を
示したものである。

第３図（ａ）、（ｂ）において、ｆは第１のクロック
の発生順に番号１〜119を付けたものであり、以下f1、f
2、・・・・f119と記す。ｅは第２のクロックの発生順
に番号１〜29を付けたものであり、以下e1〜e29と記
す。ａは受信信号を定義したもので、パターン長（Ｌ）
を16、任意のパターン列を［ABCDEEEEIJKLMNOP］、その
中の［EEEE］を特定パターンとしている。また、受信信
号には、誤りが発生していないものとしている。b1〜b4
は、DEMUX1が上記受信信号ａを第２のクロックｅに基づ
いて逆多重変換して出力した被測定パターン信号であ
る。c1〜c4は基準パターン信号で、同期状態において
は、被測定パターン信号b1〜b4と同じパターンを出力す
る。ｓは同期判定回路７が同期判定を行う同期判定タイ
ミングを示している。ｔは上記同期判定タイミングｓで
同期判定を行った同期判定結果を示しており、１が同期
状態、０が同期外れである。ｍは同期判定回路７から出
力される判定信号で、「１」が同期状態、「０」が同期
外れを示している。ｕは切替制御手段５から出力される
制御信号で、「１」で基準パターン信号c1〜c4が、また
「０」で特定パターン設定手段3₁〜3₄からのデータが比
較器2₁〜2₄に出力されるように切替器4₁〜4₄を制御す
る。ｖは特定パターン検出回路８が特定パターンの検出
ができたか否かを判定するための検出判定タイミングを
示している。ｗは上記検出判定タイミングｖで判定を行
った検出判定結果を示しており、１は特定パターンが検
出され、０は特定パターンが未検出である。ｎは特定パ
ターン検出回路８から出力される検出判定信号で、
「１」が特定パターン検出状態、「０」が特定パターン
未検出状態を示している。ｐは特定パターン検出回路８
から出力される一致パルスで、被測定パターン信号b1〜
b4のパターンが、それぞれ、同時（４ビットパラレル）
に「Ｅ］、［Ｅ］、［Ｅ］、［Ｅ］になると発生する。
ｑは特定パターン検出回路８から出力されるインヒビッ
トパルスで、上記検出判定結果ｗが特定パターン未検出
状態のときに発生する。ｘは基準パターン信号発生器6₁
〜6₄のモジュロＮカウンタの計数値を示しており、計数
値1,2,3,4は、基準パターン信号c1のパターン［A,E,I,
M］に、基準パターン信号c2のパターン［B,E,J,N］に、
基準パターン信号3cのパターン［C,E,K,O］に、また基
準パターン信号c4のパターン［D,E,L,P］に対応し、計
数値０はリセット状態を示している。ｙは（Ｎ−Ｍ）ワ
ンショットカウンタ92の計数値を示しており、計数値４
はリセット状態、計数値３はプリセット状態である。ｒ
は（Ｎ−Ｍ）ワンショットカウンタ92の出力信号で、上
記計数値ｙが０のとき「１」、０以外のとき「０」とな
り、「１」でゲート91をオン、「０」でオフになる。

以下、第２図及び第３図（ａ）、（ｂ）を用いて、同
期引き込み動作を説明する。

f1〜f16において 先ず、受信信号ａのパターンが［ABCDEEEEIJKLMNOP］
であり、これを逆多重変換して得られる被測定パターン
信号b1〜b4は、それぞれ［AEIM］、［BEJN］、［CEK
O］、［DELP］であるとする。また基準パターン信号c1
〜c4のパターンも、被測定パターン信号b1〜b4と同期す
るように、それぞれ［AEIM］、［BEJN］、［CEKO］、
［DELP］であるとする。更に、判定信号ｍが「１」、制
御信号ｕが「１」、検出判定信号ｎが「１」、（Ｎ−
Ｍ）ワンショトカウンタ92の計数値ｙが０、またその出
力信号ｒが「１」であるとする。このとき、モジュロＮ
カウンタの計数値ｘは、基準パターン信号c1〜c4のパタ
ーンの発生順（例えば基準パターン信号c1の場合は［AE
IM］となる）に対応して、順番に1,2,3,4となってい
る。上記から、制御信号ｕが「１」であるために、基準
パターン信号c1〜c4が切替器4₁〜4₄を介して比較器2₁〜
2₄に出力され、誤り検出が行われる。その結果、同期判
定タイミングｓのe4における同期判定結果ｔは同期状態
を示している。

f17〜f32において での同期判定結果が同期状態であるため、判定信号
ｍは「１」を保持する。これによって、（Ｎ−Ｍ）ワン
ショットカウンタ92の計数値ｙには０が保持されるた
め、その出力信号ｒも「１」を保持する。このため、ゲ
ート91がオンのままであり、第２のクロックｅが基準パ
ターン信号発生器6₁〜6₄のモジュロＮカウンタに入力さ
れ、その結果計数値ｘは順番に1,2,3,4となる。したが
って、基準パターン信号c1〜c4のパターンは、それぞれ
［AEIM］、［BEJN］、［CEKO］、［DELP］であり、の
ときと同一である。

また、制御信号ｕにも「１」が保持されるため、と
同様誤り検出が行われる。そして、受信信号ａのパター
ンが伝送系の何等かの影響を受けて、［BCDEEEEIJKLMNO
PA］と１ビットシフトしてしまったとすると、逆多重変
換して得られる被測定パターン信号b1〜b4のパターン
は、それぞれ「BEJN］、［CEKO］、［DELP］、［EIMA］
となり、上記の基準パターン信号c1〜c4と異なるため、
同期判定タイミングｓのe8における同期判定結果ｔは同
期外れとなる。

f33〜f49において での同期判定結果が同期外れであるために、判定信
号ｍは「０」となる。これによって、基準パターン信号
発生器6₁〜6₄のモジュロＮカウンタはリセットされ、そ
の計数値ｘは０になり、そして基準パターン信号c1〜c4
のパターンは、それぞれ特定されない状態（×）にな
る。また、判定信号ｍによって（Ｎ−Ｍ）ワンショット
カウンタ92もリセットされ、その計数値ｙが４になると
同時に、出力信号ｒは「０」になり、この結果ゲート91
がオフになる。

更に、判定信号ｍによって制御信号ｕが「０」になる
ために、特定パターン設定手段3₁〜3₄からのデータが切
替器4₁〜4₄を介して比較器2₁〜2₄に出力され、特定パタ
ーン検出のためのパターン比較が行われる。その結果
は、被測定パターン信号b1〜b4に含まれる特定パターン
［Ｅ］がe9とe10に分かれているために、特定パターン
は検出されず、検出判定タイミングｖのe12における検
出判定結果ｗは特定パターン未検出状態となり、検出判
定信号ｎは「０」になる。このために、f49でインヒビ
ットパルスｑが発生され、f49において第１のクロック
ｆが１クロック分インヒビットされる。そして、これに
よって、第１のクロックｆが１クロック遅延し、更に、
第１のクロックｆを1/4分周して得られる第２のクロッ
クｅも1/4クロック分遅延するために、受信信号ａが１
ビット遅延（f49におけるパターン［Ｂ］が１ビットイ
ンヒビットされるのと等価）される。

f50〜f66において で受信信号ａが１ビット遅延したため、受信信号ａ
のパターンは［CDEEEEIJKLMNOPAB］となり、したがっ
て、被測定パターン信号b1〜b4のパターンは、それぞれ
［CEKO］、［DELP］、［EIMA］、［EJNB］となる。ま
た、での検出判定結果ｗが特定パターン未検出状態で
あるために、基準パターン信号発生器6₁〜6₄のモジュロ
Ｎカウンタの計数値ｘは０を保持し、基準パターン信号
c1〜c4のパターンは、それぞれ特定されない状態（×）
である。（Ｎ−Ｍ）ワンショットカウンタ92の計数値ｙ
も４であるために、出力信号ｒは「０」であり、ゲート
91もオフである。

また、制御信号ｕにも「０」が保持されるため、と
同様に特定パターン検出のためのパターン比較が行われ
る。その結果は、特定パターン［Ｅ］がe13とe14に分か
れているために、特定パターンは検出されず、検出判定
タイミングｖのe16における検出判定結果ｗは特定パタ
ーン未検出状態となり、検出判定信号ｎは「０」を保持
する。このために、f66でインヒビットパルスｑが発生
され、f66において第１のクロックｆが１クロック分イ
ンヒビットされる。そして、これによって、第１のクロ
ックｆが１クロック分遅延し、更に第２のクロックｅも
1/4クロック分遅延するために、受信信号ａが１ビット
遅延（f66におけるパターン［Ｃ］が１ビットインヒビ
ットされるのと等価）される。

f67〜f83において で受信信号ａが１ビット遅延したため、受信信号ａ
のパターンは［DEEEEIJKLMNOPABC］となり、したがっ
て、被測定パターン信号b1〜b4のパターンは、それぞれ
［DELP］、［EIMA］、［EJNB］、［EKOC］となる。ま
た、での検出判定結果ｗが特定パターン未検出状態で
あるために、基準パターン信号発生器6₁〜6₄のモジュロ
Ｎカウンタの計数値ｘは０を保持し、基準パターン信号
c1〜c4のパターンは、それぞれ特定されない状態（×）
である。（Ｎ−Ｍ）ワンショットカウンタ92の計数値ｙ
も４であるために、出力信号ｒは「０」であり、ゲート
91もオフである。

また、制御信号ｕにも「０」が保持されるため、と
同様に特定パターン検出のためのパターン比較が行われ
る。その結果は、特定パターン［Ｅ］がe17とe18に分か
れているために、特定パターンは検出されず、検出判定
タイミングｖのe20における検出判定結果ｗは特定パタ
ーン未検出状態となり、検出判定信号ｎは「０」を保持
する。このために、f83でインヒビットパルスｑが発生
され、f83において第１のクロックが１クロック分イン
ヒビットされる。そして、これによって、第１のクロッ
クｆが１クロック分遅延し、更に第２のクロックｅも1/
4クロック分遅延するために、受信信号ａが１ビット遅
延（f83におけるパターン［Ｄ］が１ビットインヒビッ
トされるのと等価）される。

f84〜f99において で受信信号ａが１ビット遅延したため、受信信号ａ
のパターンは［EEEEIJKLMNOPABCD］となり、したがっ
て、被測定パターン信号b1〜b4のパターンは、それぞれ
［EIMA］、［EJNB］、［EKOC］、［ELPD］となる。ま
た、での検出判定結果ｗが特定パターン未検出状態で
あるために、基準パターン信号発生器6₁〜6₄のモジュロ
Ｎカウンタの計数値ｘは０を保持し、基準パターン信号
c1〜c4のパターンは、それぞれ特定されない状態（×）
ある。（Ｎ−Ｍ）ワンショットカウンタ92の計数値ｙも
４であるために、出力信号ｒは「０」であり、ゲート91
もオフである。

そして、制御信号ｕにも「０」が保持されるため、
と同様に特定パターン検出のためのパターン比較が行わ
れる。その結果は、特定パターン［Ｅ］がe21だけにあ
るため、特定パターンが検出され、e21に一致パルスｐ
が発生する。

そして、この一致パルスｐによって、（Ｎ−Ｍ）ワン
ショットカウンタ92がプリセットされと、その計数値ｙ
は３になり、そして第２のクロックｅが入力される毎に
計数値ｙは2,1,0と変わる。そして、０となったと同時
に、出力信号ｒが「１」になるためにゲート91がオンに
なり、基準パターン信号発生器6₁〜6₄のモジュロＮカウ
ンタに第２のクロックｅが入力され、そしてその計数値
ｘが１になり、基準パターン信号c1〜c4のパターンが、
それぞれ［Ａ］、［Ｂ］、［Ｃ］、［Ｄ］となる。一
方、被測定パターン信号b1〜b4のパターンも丁度このと
き、それぞれ［Ａ］、［Ｂ］、［Ｃ］、［Ｄ］となる。
したがって、この時点で基準パターン信号c1〜c4と被測
定パターン信号b1〜b4のパターンがそれぞれ一致し、同
期状態となる。すなわち、（Ｎ−Ｍ）ワンショトカウン
タ92が一致パルスｐを入力した後、第２のクロックｅを
カウントダウンして０になった時点で、基準パターン信
号c1〜c4の同期引き込み動作は完了する。

上記で特定パターンが検出されたことによって、検出
判定タイミングｖのe24における検出判定結果ｗは特定
パターン検出状態となる。

f100〜f115において で一致パルスｐが発生（インヒビットパルスｑが発
生しなかったため）したため、受信信号ａのパターンは
と同様［EEEEIJKLMNOPABCD］で、被測定パターン信号
b1〜b4のパターンも、それぞれ［EIMA］、［EJNB］、
［EKOC］、［ELPD］である。また、での検出判定結果
ｗが特定パターン検出状態であるため、検出判定信号ｎ
は「１」になる。これによって、（Ｎ−Ｍ）ワンショッ
トカウンタ92の計数値ｙには０が保持されるため、その
出力信号ｒも「１」を保持する。このため、ゲート91が
オンのままであり、第２のクロックｅが基準パターン信
号発生器6₁〜6₄のモジュロＮカウンタに入力され、その
結果計数値ｘは順番に2,3,4,1となる。したがって、基
準パターン信号c1〜c4のパターンは、それぞれ［EIM
A］、［EJNB］、［EKOC］、［ELPD］であり、上記の被
測定パターン信号b1〜b4のパターンと、それぞれ同一で
ある。

また、での検出判定結果ｗが特定パターン検出状態
であるため、制御信号ｕが「１」となり、基準パターン
信号c1〜c4が切替器4₁〜4₄を介して比較器2₁〜2₄に出力
され、誤り検出が行われる。その結果、同期判定タイミ
ングｓのe28における同期判定結果ｔは同期状態とな
る。

f116以降において での同期判定結果ｔが同期状態であるために、判定
信号ｍは「１」になる。これによって、（Ｎ−Ｍ）ワン
ショットカウンタ92の計数値ｙには０が保持されるた
め、その出力信号ｒも「１」を保持する。このため、ゲ
ート91がオンのままであり、第２のクロックｅが基準パ
ターン信号発生器6₁〜6₄のモジュロＮカウンタに入力さ
れ、その結果計数値ｘは順番に２・・・となる。したが
って、基準パターン信号c1〜c4のパターンは、それぞれ
［Ｅ・・・］、［Ｅ・・・］、［Ｅ・・・］、［Ｅ・・
・］となる。また、制御信号ｕにも「１」が保持される
ため、と同様誤り検出が行われる。

以上のように、同期外れが起きると〜の手順で同
期引き込み動作が行われる。

次に、同期引き込み時間について述べる。

第２図（ａ）、（ｂ）のｔで示される同期判定結果か
ら分かるように、e8で同期外れを検出し、同期引き込み
動作を行った後、e28で同期状態になったことを検出す
るまで、パターン列の５周期分を要している。ただし、
における受信信号ａのパターンのシフト状態によって
は、４又は３周期の場合もあるが、逆多重変換比が1:4
の場合においては最大５周期である。

更に詳述すれば、先ず、受信信号ａの位相を遅延させ
て逆多重変換することによって、被測定パターン信号b1
〜b4の位相を遅延させ、この結果特定パターンが検出さ
れるまでに３周期（逆多重変換比が1:4のときの最大周
期は、４−１で３となる）、次に、この特定パターンに
よって基準パターン信号c1〜c4の同期引き込みを行うの
に２周期（逆多重変換比にかかわらず一定）必要であ
る。

このことから、任意のパターン列のパターン長をＬ、
第１のクロックｆの繰り返し周波数をＦ、逆多重変換比
を1:Q（前記詳細な説明ではＱ＝４）とした場合、同期
引き込み時間の最大値Tmaxは、 Tmax＝｛（Ｑ−１）＋２｝×Ｌ÷Ｆ ［sec］ となる。例えば、Ｌ＝500kbit、Ｆ＝100MHz、Ｑ＝４と
すると、 Tmax＝（３＋２）×（500×10³）÷（100×10⁶）＝0.
025 となり、同期引き込み時間のTmaxは0.025秒である。こ
れは、従来技術のTmaxが5000秒であったのに対し、100
万分の５に改善され、実用的にも十分に短い時間であ
る。

以上、本発明の一実施例を第２図及び第３図（ａ）、
（ｂ）を用いて説明した。なお、本発明はこれに限定さ
れるものではなく、以下のようなものであってもよい。

第２図において、基準パターン信号発生器６が、４個
の同じ基準パターン信号発生器6₁〜6₄（前述した第８図
の構成）で構成されるとしたが、第９図に示すようなも
のであってもよい。すなわち、モジュロＮカウンタ、制
御部、データ入力手段及び第１のスイッチについては、
４個独立にある必要はなく、まとめて共通なモジュロＮ
カウンタ60、制御部61、データ入力手段62、第１のスイ
ッチ64及び外部制御端子6aとする。なお、動作について
は、前述の第６図及び第８図と基本的には変わらないの
で省略する。

また、基準パターン信号発生器６に制御部（具体的に
は、第８図の制御部及び第９図の制御部61）を含むよう
にしたが、符号誤り測定装置104の全体を制御するため
の制御部（図示してない）と兼ねても良い。

また、特定パターンとして、逆多重変換比1:4に合わ
せて、４ビットとを定義したが、これに限定されるもの
ではなく、特定パターンとして識別できるものであれば
２又は３ビットでも良い。この場合、特定パターン設定
手段３の出力及び特定パターン検出回路８の入力（パタ
ーン比較信号k1〜k4が入力されところ）に、例えばゲー
トを挿入して、特定パターンのビット数に合わせて、そ
のゲートをオン、オフできるようにしておけば良い。

また、（Ｎ−Ｍ）ワンショトカウンタ92は、（Ｎ−
Ｍ）に限定されるものではなく、例えば（2N−Ｍ）とか
（Ｎ−（Ｍ＋１））のワンショトカウンタを用いても良
い。

更に、同期判定回路７が行う同期判定の条件について
は、従来の技術の中で説明したような条件に限定される
ものではなく、パターン長（Ｌ）や伝送系102での誤り
発生状況などにより異なる条件を設定してもよい。

［発明の効果］ 以上説明したように、本発明の符号誤り測定装置は、
受信信号ａを逆多重変換して得た被測定パターン信号b1
〜b4の中から、任意パターン信号の所定の位置に予め定
義して設定した特定パターン（例えば１又は０が何ビッ
トも連続し、他との識別ができるような特異パターンの
集まり）を検出するための、特定パターン設定手段３、
切替器４、切替制御手段５、及び特定パターン検出回路
８を備え、更に基準パターン信号発生器６に入力される
第２のクロックｅを制御するためのゲート回路９とを備
えることにより、同期外れが生じたときには、特定パタ
ーン検出回路８から出力されるインヒビットパルスｑと
一致パルスｐを基に同期引き込み動作を行うようにした
ために、例えば500kbitのような長周期のパターン信号
に対しても十分短い時間（前述の通り、従来の100万分
の５）で同期引き込みが出来るようになった。

また、本発明の符号誤り測定方法においても、同期外
れが生じたときには、被測定パターン信号b1〜b4の中か
ら特定パターンを検出し、この検出結果に基づいて基準
パターン信号c1〜c4の同期をとるようにしたために、上
記と同様な効果が得られた。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図は本発
明の一実施例を示すブロック図、第３図（ａ）、（ｂ）
は第２図に示すブロック図の各部の動作を示すタイミン
グチャート、第４図は従来技術による符号誤り測定のブ
ロック図、第５図は多重変換を示すパターン列の図、第
６図はパターン信号発生器の一例を示すブロック図、第
７図は従来技術による同期引き込み動作を示すパターン
列の図、第８図は本発明の基準パターン信号発生器の一
例を示すブロック図、第９図は基準パターン信号発生器
の別な一例を示すブロック図である。 １……DEMUX、２……比較器（2₁〜2₄を含む）、2₁〜2₄
……比較器、３……特定パターン設定手段（3₁〜3₄を含
む）、3₁〜3₄……特定パターン設定手段、４……切替器
（4₁〜4₄を含む）、4₁〜4₄……切替器、５……切替制御
手段、６……基準パターン信号発生器（6₁〜6₄を含
む）、6₁〜6₄……基準パターン信号発生器、７……同期
判定回路、８……特定パターン検出回路、９……ゲート
回路、10,17……分周器、11……ゲート、12……誤り計
数回路、13……表示器、14……入力端子、15₁〜15₄……
パターン信号発生器、16……MUX、20……第２のクロッ
ク発生手段、91……ゲート、92……（Ｎ−Ｍ）ワンショ
トカウンタ、101……パターン発生装置、102……伝送
系、103,104……符号誤り測定装置、60,150……モジュ
ロＮカウンタ、61,151……制御部、62,152……データ入
力手段、153……RAM、64,154……第１のスイッチ、155
……第２のスイッチ、6₁a〜6₄a,6a……外部制御端子、
ａ……受信信号、b1〜b4……被測定パターン信号、c1〜
c4……基準パターン信号、d1〜d4……誤り検出信号、e,
i……第２のクロック、f,j……第１のクロック、ｈ……
任意パターン信号、g1〜g4……パターン信号、k1〜k4…
…パターン比較信号、ｍ……判定信号、ｎ……検出判定
信号、ｐ……一致パルス、ｑ……インヒビットパルス、
ｒ……出力信号、ｓ……同期判定タイミング、ｔ……同
期判定結果、ｕ……制御信号、ｖ……検出判定タイミン
グ、ｗ……検出判定結果、ｘ……モデュロＮカウンタの
計数値、ｙ……（Ｎ−Ｍ）ワンショトカウンタ92の計数
値。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】任意のパターン列が所定周期で繰り返され
   る任意パターン信号を伝送系を介して受信し、 この受信信号のビットレートに対応する第１のクロック
   を受けて、第２のクロックを発生する第２のクロック発
   生手段（20）と、 前記受信信号を前記第２のクロックに基づいて複数系列
   の被測定パターン信号に逆多重変換するDEMUX（１）
   と、 前記第２のクロックを受けて、前記被測定パターン信号
   と同一周期の基準パターン信号を前記複数系列の各系列
   毎に発生する基準パターン信号発生器（６）と、 前記被測定パターン信号と前記基準パターン信号とを前
   記複数系列の各系列毎にパターン比較して、誤り検出を
   行う比較器（２）と、 前記比較器から出力される前記複数系列の誤り検出の結
   果に基づいて、前記基準パターン信号が前記被測定パタ
   ーン信号と同期状態か又は同期外れであるかを判定し、
   その判定結果を出力する同期判定回路（７）とから構成
   され、 前記受信信号に含まれる符号誤りを検出する符号誤り測
   定装置において、 前記任意パターン信号の所定の位置に予め定義して設定
   した特定パターンに対応するデータを前記複数系列の各
   系列毎に設定する特定パターン設定手段（３）と、 前記基準パターン信号発生器と前記比較器との間に設け
   られ、前記基準パターン信号と前記特定パターン設定手
   段からの出力とを前記複数系列の各系列毎に切り替えて
   前記比較器に出力する切替器（４）と、 前記特定パターン設定手段からの出力が前記比較器に入
   力されているときに、前記比較器から出力される前記複
   数系列のパターン比較の結果から前記特定パターンの検
   出を行い、前記特定パターンを検出したときには一致パ
   ルスを、また検出しなかったときにはインヒビットパル
   スを出力するとともに、前記特定パターンが検出された
   か否かの検出判定結果を出力する特定パターン検出回路
   （８）と、 前記同期判定回路から出力される前記判定結果と、前記
   特定パターン検出回路から出力される前記検出判定結果
   とに基づいて、前記切替器を制御する切替制御手段
   （５）と、 前記同期判定回路から出力される前記判定結果と、前記
   特定パターン検出回路から出力される前記一致パルスと
   に基づいて、前記第２のクロック発生手段から出力され
   る前記第２のクロックを前記基準パターン信号発生器に
   入力するか否かを制御するゲート回路（９）とを備え、 前記比較器が、前記切替器から前記基準パターン信号を
   受けたときは、前記基準パターン信号と前記被測定パタ
   ーン信号とを前記複数系列の各系列毎に比較して誤り検
   出を行い、また前記切替器から前記特定パターン設定手
   段からの出力を受けたときは、該出力と前記被測定パタ
   ーン信号とを前記複数系列の各系列毎にパターン比較を
   し、 かつ、前記基準パターン信号発生器が、前記同期判定回
   路から出力される前記判定結果によりその発生状態が制
   御され、 更に、前記第２のクロック発生手段が、前記特定パター
   ン検出回路から出力される前記インヒビットパルスによ
   りその発生状態が制御されるようにしたことを特徴とす
   る符号誤り測定装置。
2. 【請求項２】任意のパターン列が所定周期で繰り返され
   る任意パターン信号を伝送系を介して受信し、 この受信信号のビットレートに対応する第１のクロック
   から発生される第２のクロックに基づいて、前記受信信
   号を複数系列の被測定パターン信号に逆多重変換し、前
   記被測定パターン信号と誤り検出の基準となる基準パタ
   ーン信号とを前記複数系列毎にパターン比較して、誤り
   検出を行うとともに、前記誤り検出の結果に基づいて前
   記基準パターン信号と前記被測定パターン信号とが同期
   状態か、又は同期外れであるかを判定する符号誤り測定
   方法において、 前記判定の結果が同期外れのときは、 前記被測定パターン信号とパターン比較を行う信号を、
   前記基準パターン信号から、前記任意パターン信号の所
   定の位置に予め定義して設定した特定パターンに対応す
   るデータに変える第１の段階と、 前記データと前記被測定パターン信号とのパターン比較
   を前記複数系列の各系列毎に行う第２の段階と、 前記第２の段階におけるパターン比較の結果から前記特
   定パターンの検出を行う第３の段階と、 前記特定パターンが検出されなかったときには、前記第
   ２のクロックを所定時間遅延させることによって、前記
   被測定パターン信号の位相を１ビット遅延させた後に、
   前記第２乃至第３の段階を行う第４の段階と、 前記第４の段階において、前記特定パターンが検出され
   なかたときには、検出されるまで、前記第４の段階を繰
   り返し行う第５の段階と、 前記特定パターンが検出されたときには、この検出結果
   を基に前記基準パターン信号の位相を前記被測定パター
   ン信号の位相に合わせる第６の段階と、 前記被測定パターン信号とパターン比較を行う信号を、
   前記データから、前記基準パターン信号に変える第７の
   段階と、 を含むことを特徴とする符号誤り測定方法。