JP2880019B2 - パターン発生装置 - Google Patents
パターン発生装置Info
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- JP2880019B2 JP2880019B2 JP4137162A JP13716292A JP2880019B2 JP 2880019 B2 JP2880019 B2 JP 2880019B2 JP 4137162 A JP4137162 A JP 4137162A JP 13716292 A JP13716292 A JP 13716292A JP 2880019 B2 JP2880019 B2 JP 2880019B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩテスタ等に用い
られるパターン発生器に関し、更に詳しくは、他のモジ
ュールと高速に同期して動作することが可能なパターン
発生装置に関する。
られるパターン発生器に関し、更に詳しくは、他のモジ
ュールと高速に同期して動作することが可能なパターン
発生装置に関する。
【０００２】
【従来の技術】パターン発生器は、各種波形が記憶され
ているパターンメモリのアドレスをアドレスカウンタに
よって任意に指定し、異なる波形の波形パターンを連続
して出力できるようになっている。このアドレスカウン
タのアドレスの指定は、シーケンス番号に基づいてシー
ケンス発生部が指定するスタートアドレスと指定範囲と
によって行われていて、このシーケンス番号の指定順を
変えることによって、パターンメモリから任意の波形パ
ターンが得ることできるようになっている。
ているパターンメモリのアドレスをアドレスカウンタに
よって任意に指定し、異なる波形の波形パターンを連続
して出力できるようになっている。このアドレスカウン
タのアドレスの指定は、シーケンス番号に基づいてシー
ケンス発生部が指定するスタートアドレスと指定範囲と
によって行われていて、このシーケンス番号の指定順を
変えることによって、パターンメモリから任意の波形パ
ターンが得ることできるようになっている。
【０００３】
【発明が解決しようとする課題】このような従来のパタ
ーン発生装置は、ＬＳＩテスタのように他のモジュール
と同期を必要とするような場合においては、シーケンス
発生部における信号の遅延が問題となる。特に、パター
ンメモリが各種の波形を出力できるようにシーケンス発
生部が高機能化されているような場合においては、遅延
時間が増大し、他のモジュールと高速に同期して動作す
ることが困難になるという欠点を有していた。
ーン発生装置は、ＬＳＩテスタのように他のモジュール
と同期を必要とするような場合においては、シーケンス
発生部における信号の遅延が問題となる。特に、パター
ンメモリが各種の波形を出力できるようにシーケンス発
生部が高機能化されているような場合においては、遅延
時間が増大し、他のモジュールと高速に同期して動作す
ることが困難になるという欠点を有していた。
【０００４】本発明は、このような点に鑑みてなされた
もので、シーケンス発生部がパターンメモリに指定する
最初のスタートアドレスをシーケンス発生部をバイパス
して、予め、パターンメモリに指定するようにしたもの
で、シーケンス発生部における信号の遅延の影響を受け
ないで、他のモジュールと同期して動作が可能なパター
ン発生装置を提供することを目的としている。
もので、シーケンス発生部がパターンメモリに指定する
最初のスタートアドレスをシーケンス発生部をバイパス
して、予め、パターンメモリに指定するようにしたもの
で、シーケンス発生部における信号の遅延の影響を受け
ないで、他のモジュールと同期して動作が可能なパター
ン発生装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、アドレスカウンタの指定するアド
レスに基づいてパターンメモリに記憶されている波形を
任意に選択し、異なった各種の波形パターンを出力する
パターン発生装置であって、前記パターンメモリが出力
する波形の順序が記憶されたシーケンスに基づいて、前
記アドレスカウンタにスタートアドレスとサイズとを順
次出力するシーケンス発生部と、前記シーケンスを指定
するシーケンス番号が記憶されると共に、前記シーケン
ス発生部がこのシーケンス番号に基づいて前記アドレス
カウンタに最初に指定するスタートアドレスが記憶され
たメモリと、前記シーケンスのスタートに際し、予め、
前記メモリのスタートアドレスを前記シーケンス発生部
をバイパスして直接前記アドレスカウンタに与え、シー
ケンスがスタートした後、前記シーケンス発生部が出力
するスタートアドレスに切り換える切替え回路と、を設
けことを特徴としている。
るために、本発明は、アドレスカウンタの指定するアド
レスに基づいてパターンメモリに記憶されている波形を
任意に選択し、異なった各種の波形パターンを出力する
パターン発生装置であって、前記パターンメモリが出力
する波形の順序が記憶されたシーケンスに基づいて、前
記アドレスカウンタにスタートアドレスとサイズとを順
次出力するシーケンス発生部と、前記シーケンスを指定
するシーケンス番号が記憶されると共に、前記シーケン
ス発生部がこのシーケンス番号に基づいて前記アドレス
カウンタに最初に指定するスタートアドレスが記憶され
たメモリと、前記シーケンスのスタートに際し、予め、
前記メモリのスタートアドレスを前記シーケンス発生部
をバイパスして直接前記アドレスカウンタに与え、シー
ケンスがスタートした後、前記シーケンス発生部が出力
するスタートアドレスに切り換える切替え回路と、を設
けことを特徴としている。
【０００６】
【作用】本発明の各構成要素は、次のような作用をす
る。シーケンス発生部は、パターンメモリが出力する波
形の順序が記憶されたシーケンスに基づいて、アドレス
カウンタにスタートアドレスとサイズとを出力する。メ
モリは、シーケンス発生部にシーケンス番号を指定する
と共に、シーケンス発生部がこのシーケンス番号に基づ
いて最初に指定するスタートアドレスを、予め、アドレ
スカウンタに指定する。切替え回路は、シーケンスのス
タートに際し、予め、メモリのスタートアドレスをシー
ケンス発生部をバイパスして直接前記アドレスカウンタ
に与え、シーケンスがスタートした後、シーケンス発生
部が出力するスタートアドレスに切り換える。
る。シーケンス発生部は、パターンメモリが出力する波
形の順序が記憶されたシーケンスに基づいて、アドレス
カウンタにスタートアドレスとサイズとを出力する。メ
モリは、シーケンス発生部にシーケンス番号を指定する
と共に、シーケンス発生部がこのシーケンス番号に基づ
いて最初に指定するスタートアドレスを、予め、アドレ
スカウンタに指定する。切替え回路は、シーケンスのス
タートに際し、予め、メモリのスタートアドレスをシー
ケンス発生部をバイパスして直接前記アドレスカウンタ
に与え、シーケンスがスタートした後、シーケンス発生
部が出力するスタートアドレスに切り換える。
【０００７】
【実施例】以下、図面を用いて本発明の一実施例を詳細
に説明する。図１は、本発明のパターン発生装置の一実
施例を示す構成ブロック図である。図中、１０は複数の
波形が記憶されているパターンメモリで、アドレスカウ
ンタ２０の指定するアドレスに従って波形が選択され、
各種の波形パターンを連続的に出力する。
に説明する。図１は、本発明のパターン発生装置の一実
施例を示す構成ブロック図である。図中、１０は複数の
波形が記憶されているパターンメモリで、アドレスカウ
ンタ２０の指定するアドレスに従って波形が選択され、
各種の波形パターンを連続的に出力する。
【０００８】アドレスカウンタ２０は、クロック端子に
ディレイ２１を介して同期クロックＣＫ2が入力されてい
て、シーケンス発生部３０からラッチ２２を介して入力
されたスタートアドレスをカウントアップし、パターン
メモリ１０に出力する。アドレスカウンタ２０は、パタ
ーンメモリ１０から出力する波形の種類に従ってスター
トアドレスが変更されるようになっていて、パターンメ
モリ１０から各種波形を連続して出力できるようになっ
ている。尚、図中のＤ1〜Ｄ6はアドレスデータを示し、
Ｓ1〜Ｓ3は出力信号を示していて、これらの信号の動作
の詳細に付いては図３で詳細に説明する。
ディレイ２１を介して同期クロックＣＫ2が入力されてい
て、シーケンス発生部３０からラッチ２２を介して入力
されたスタートアドレスをカウントアップし、パターン
メモリ１０に出力する。アドレスカウンタ２０は、パタ
ーンメモリ１０から出力する波形の種類に従ってスター
トアドレスが変更されるようになっていて、パターンメ
モリ１０から各種波形を連続して出力できるようになっ
ている。尚、図中のＤ1〜Ｄ6はアドレスデータを示し、
Ｓ1〜Ｓ3は出力信号を示していて、これらの信号の動作
の詳細に付いては図３で詳細に説明する。
【０００９】シーケンス発生部３０において、３１はウ
ィンドメモリで、アドレス毎にパターンメモリ１０の波
形を指定するスタートアドレスとサイズ（指定するアド
レス範囲）とが記憶されていて、シーケンスメモリ３２
によって指定されるアドレスに従ってスタートアドレス
をアドレスカウンタ２０に出力すると共に、サイズをサ
イズカウンタ３３に出力する。
ィンドメモリで、アドレス毎にパターンメモリ１０の波
形を指定するスタートアドレスとサイズ（指定するアド
レス範囲）とが記憶されていて、シーケンスメモリ３２
によって指定されるアドレスに従ってスタートアドレス
をアドレスカウンタ２０に出力すると共に、サイズをサ
イズカウンタ３３に出力する。
【００１０】シーケンスメモリ３２は、パターンメモリ
１０から出力する波形の順番、即ち、ウィンドメモリ３
１がアドレスカウンタ２０に指定するスタートアドレス
の順番が記憶された複数のブロックから構成されていて
（このブロックをシーケンスという）、コードメモリ４
０が指定するアドレスによって実行するシーケンスが選
択される。
１０から出力する波形の順番、即ち、ウィンドメモリ３
１がアドレスカウンタ２０に指定するスタートアドレス
の順番が記憶された複数のブロックから構成されていて
（このブロックをシーケンスという）、コードメモリ４
０が指定するアドレスによって実行するシーケンスが選
択される。
【００１１】サイズカウンタ３３は、ウィンドメモリ３
１から設定されたサイズを同期クロックに基づいてカウ
ントダウンするダウンカウンタで、カウントがゼロにな
った時にシーケンスカウンタ３４をカウントアップし、
シーケンスメモリ３２のアドレスを１カウントだけアッ
プする。尚、シーケンスメモリ３２とウィンドメモリ３
１の入力側には、同期クロックＣＫ1に基づいてアドレ
スを保持するラッチ３５、３６が設けられている。
１から設定されたサイズを同期クロックに基づいてカウ
ントダウンするダウンカウンタで、カウントがゼロにな
った時にシーケンスカウンタ３４をカウントアップし、
シーケンスメモリ３２のアドレスを１カウントだけアッ
プする。尚、シーケンスメモリ３２とウィンドメモリ３
１の入力側には、同期クロックＣＫ1に基づいてアドレ
スを保持するラッチ３５、３６が設けられている。
【００１２】コードメモリ４０は、シーケンスメモリ３
２のシーケンス番号と、ウィンドメモリ３１がこのシー
ケンス番号に基づいて最初に指定するスタートアドレス
とが記憶されていて、ラッチ４１を介して入力されるコ
ードに従って、これらのデータが出力される。
２のシーケンス番号と、ウィンドメモリ３１がこのシー
ケンス番号に基づいて最初に指定するスタートアドレス
とが記憶されていて、ラッチ４１を介して入力されるコ
ードに従って、これらのデータが出力される。
【００１３】５０はアドレス切替え回路で、コードメモ
リ４０の出力するスタートアドレスとウィンドメモリ３
１の出力するスタートアドレスとを切り換えてアドレス
カウンタ２０に出力する。
リ４０の出力するスタートアドレスとウィンドメモリ３
１の出力するスタートアドレスとを切り換えてアドレス
カウンタ２０に出力する。
【００１４】アドレス切替え回路５０において、５１は
コードメモリ４０に入力されるコードの有効／無効を判
断する判定回路、５２はシフトレジスタで、判定回路５
０の出力がリセット端子に接続され、同期クロックＣＫ
0がディレイ５３を介しセット端子に接続されている。
コードメモリ４０に入力されるコードの有効／無効を判
断する判定回路、５２はシフトレジスタで、判定回路５
０の出力がリセット端子に接続され、同期クロックＣＫ
0がディレイ５３を介しセット端子に接続されている。
【００１５】このシフトレジスタ５２のＱ出力は、コー
ドメモリ４０、ウィンドメモリ３１及びＡＮＤゲート５
４に接続されていて、コードメモリ４０とウィンドメモ
リ３１とを交互にイネーブルにすようになっている。
尚、このＡＮＤゲート５４のもう一方の入力端子には、
同期クロックＣＫ1がディレイ５３を介して入力されて
いる。
ドメモリ４０、ウィンドメモリ３１及びＡＮＤゲート５
４に接続されていて、コードメモリ４０とウィンドメモ
リ３１とを交互にイネーブルにすようになっている。
尚、このＡＮＤゲート５４のもう一方の入力端子には、
同期クロックＣＫ1がディレイ５３を介して入力されて
いる。
【００１６】５５はＡＮＤゲートで、一方の入力端子に
は判定回路５１の出力が接続され、他方の入力端子には
ディレイ５３を介して同期クロックＣＫ1が接続されて
いる。５６はＯＲゲートで、一方の入力端子にはＡＮＤ
ゲート５４の出力が接続され、もう一方に入力端子には
ＡＮＤゲートの出力が接続されている。このＯＲゲート
５６の出力は、ラッチ２２のクロック端子に接続され
る。
は判定回路５１の出力が接続され、他方の入力端子には
ディレイ５３を介して同期クロックＣＫ1が接続されて
いる。５６はＯＲゲートで、一方の入力端子にはＡＮＤ
ゲート５４の出力が接続され、もう一方に入力端子には
ＡＮＤゲートの出力が接続されている。このＯＲゲート
５６の出力は、ラッチ２２のクロック端子に接続され
る。
【００１７】図２は、本発明のパターン発生装置に用い
られるメモリの構成を示した図である。尚、ラッチ２２
は、図中では省略してある。コードメモリ４０は、アド
レス毎にシーケンス番号とスタートアドレスとが記憶さ
れていて、ラッチ４１を介して入力されるコードに従っ
てシーケンス番号をシーケンスメモリ３２に出力すると
共に、スタートアドレスをアドレスカウンタ２０に出力
する。
られるメモリの構成を示した図である。尚、ラッチ２２
は、図中では省略してある。コードメモリ４０は、アド
レス毎にシーケンス番号とスタートアドレスとが記憶さ
れていて、ラッチ４１を介して入力されるコードに従っ
てシーケンス番号をシーケンスメモリ３２に出力すると
共に、スタートアドレスをアドレスカウンタ２０に出力
する。
【００１８】シーケンスメモリ３２は、パターンメモリ
１０から出力する波形の順番、即ち、ウィンドメモリ３
１がアドレスカウンタ２０に与えるスタートアドレスの
順番が記憶された複数のシーケンス群から構成されてい
て、コードメモリ４０の出力するシーケンス番号に従っ
てシーケンスが指定される。
１０から出力する波形の順番、即ち、ウィンドメモリ３
１がアドレスカウンタ２０に与えるスタートアドレスの
順番が記憶された複数のシーケンス群から構成されてい
て、コードメモリ４０の出力するシーケンス番号に従っ
てシーケンスが指定される。
【００１９】ここでのシーケンス１は、波形１、波形
２、…の構成からなっていて、シーケンスが波形１、波
形２、…と切り替わる毎に、ウィンドウメモリ３１のス
タートアドレスは、スタートアドレス１、スタートアド
レス２、…と替わる。このため、コードメモリ４０に設
定されるスタートアドレスは、シーケンス１の最初のス
タートアドレスとなるスタートアドレス１が設定されて
いる。スタートアドレス２０は、シーケンス２の最初の
スタートアドレス、スタートアドレス３０は、シーケン
ス３の最初のスタートアドレスである。
２、…の構成からなっていて、シーケンスが波形１、波
形２、…と切り替わる毎に、ウィンドウメモリ３１のス
タートアドレスは、スタートアドレス１、スタートアド
レス２、…と替わる。このため、コードメモリ４０に設
定されるスタートアドレスは、シーケンス１の最初のス
タートアドレスとなるスタートアドレス１が設定されて
いる。スタートアドレス２０は、シーケンス２の最初の
スタートアドレス、スタートアドレス３０は、シーケン
ス３の最初のスタートアドレスである。
【００２０】ウィンドウメモリ３１は、各アドレスにス
タートアドレスとサイズとが記憶されていて、シーケン
スの順に従ってアドレスが指定され、スタートアドレス
をアドレスカウンタ２０に指定すると共に、サイズをサ
イズカウンタ（図１参照）に指定する。
タートアドレスとサイズとが記憶されていて、シーケン
スの順に従ってアドレスが指定され、スタートアドレス
をアドレスカウンタ２０に指定すると共に、サイズをサ
イズカウンタ（図１参照）に指定する。
【００２１】アドレスカウンタ２０は、ウィンドウメモ
リ３１から入力されたスタートアドレスをカウントアッ
プし、パターンメモリ１０に出力する。パターンメモリ
１０は、アドレスカウンタ２０によって指定されたアド
レスに基づき、記憶している波形を被測定対象物に出力
する。
リ３１から入力されたスタートアドレスをカウントアッ
プし、パターンメモリ１０に出力する。パターンメモリ
１０は、アドレスカウンタ２０によって指定されたアド
レスに基づき、記憶している波形を被測定対象物に出力
する。
【００２２】尚、シーケンスメモリ３２は、サイズカウ
ンタ３３のカウント値がゼロになるとシーケンスカウン
タによってアドレスが１カウントアップされ、同一シー
ケンス内の次のアドレスが指定される。このようにし
て、シーケンスメモリ３２は、アドレスが１カウントづ
つカウントアップされ、１シーケンスが終了する。
ンタ３３のカウント値がゼロになるとシーケンスカウン
タによってアドレスが１カウントアップされ、同一シー
ケンス内の次のアドレスが指定される。このようにし
て、シーケンスメモリ３２は、アドレスが１カウントづ
つカウントアップされ、１シーケンスが終了する。
【００２３】図３は、本発明のパターン発生装置の動作
を説明するタイムチャートで、（Ａ）は同期クロックＣ
Ｋ0、（Ｂ）はコードメモリ４０のアドレスを指定する
コードＤ1、（Ｃ）はコードメモリ４０が出力するアド
レスＤ2（シーケンス番号）、（Ｄ）は判定回路５１の
出力信号Ｓ1、（Ｅ）はシーケンスメモリ３２に出力さ
れるアドレスＤ3、（Ｆ）はディレイ５３で遅延された同
期クロックＣＫ1、（Ｇ）はＡＮＤゲート５５の出力信
号Ｓ2、（Ｈ）はウィンドウメモリ３１に出力されるア
ドレスＤ4、（Ｉ）はウィンドウメモリ３１が出力する
アドレスＤ5、（Ｊ）はコードメモリ４０の出力するス
タートアドレスＤ6、（Ｋ）はシフトレジスタ５２のＱ
出力、（Ｌ）はＯＲゲート５６の出力Ｓ3、（Ｍ）はラ
ッチ２２がアドレスカウンタ２０に出力するスタートア
ドレスＤ7である。
を説明するタイムチャートで、（Ａ）は同期クロックＣ
Ｋ0、（Ｂ）はコードメモリ４０のアドレスを指定する
コードＤ1、（Ｃ）はコードメモリ４０が出力するアド
レスＤ2（シーケンス番号）、（Ｄ）は判定回路５１の
出力信号Ｓ1、（Ｅ）はシーケンスメモリ３２に出力さ
れるアドレスＤ3、（Ｆ）はディレイ５３で遅延された同
期クロックＣＫ1、（Ｇ）はＡＮＤゲート５５の出力信
号Ｓ2、（Ｈ）はウィンドウメモリ３１に出力されるア
ドレスＤ4、（Ｉ）はウィンドウメモリ３１が出力する
アドレスＤ5、（Ｊ）はコードメモリ４０の出力するス
タートアドレスＤ6、（Ｋ）はシフトレジスタ５２のＱ
出力、（Ｌ）はＯＲゲート５６の出力Ｓ3、（Ｍ）はラ
ッチ２２がアドレスカウンタ２０に出力するスタートア
ドレスＤ7である。
【００２４】(1)コードメモリ４０のアドレスを指定す
るコードＤ1が同期クロックＣＫ0に基づいてラッチ４１
に保持される。
るコードＤ1が同期クロックＣＫ0に基づいてラッチ４１
に保持される。
【００２５】(2)このコードＤ1は判定回路５１で判定さ
れ、判定回路５１は、コードＤ1を有効と判定する、ロ
ーレベルの出力信号Ｓ1をシフトレジスタ５２とＡＮＤ
ゲート５５に出力する。 (3)シフトレジスタ５２は、判定回路５１の出力信号Ｓ1
に基づてリセットされ、ローレベルのＱ出力をコードメ
モリ４０に出力すると共に、ＡＮＤゲート５４及びウィ
ンドウメモリ３１に出力する。
れ、判定回路５１は、コードＤ1を有効と判定する、ロ
ーレベルの出力信号Ｓ1をシフトレジスタ５２とＡＮＤ
ゲート５５に出力する。 (3)シフトレジスタ５２は、判定回路５１の出力信号Ｓ1
に基づてリセットされ、ローレベルのＱ出力をコードメ
モリ４０に出力すると共に、ＡＮＤゲート５４及びウィ
ンドウメモリ３１に出力する。
【００２６】(4)コードメモリ４０は、シフトレジスタ
５２のＱ出力によってイネーブルとなり、コードＤ1に
基づいて指定されたスタートアドレスＤ6をラッチ２２
に出力すると共に、アドレスＤ2（シーケンスを指定す
るシーケンス番号）をラッチ３５に出力する。 (5)ラッチ３５に出力されたアドレスＤ2は、ＡＮＤゲー
ト５５が同期クロックＣＫ1に基づいて出力する出力信
号Ｓ2の立ち上がりでラッチ３５に保持され、シーケン
スメモリ３２に出力される。
５２のＱ出力によってイネーブルとなり、コードＤ1に
基づいて指定されたスタートアドレスＤ6をラッチ２２
に出力すると共に、アドレスＤ2（シーケンスを指定す
るシーケンス番号）をラッチ３５に出力する。 (5)ラッチ３５に出力されたアドレスＤ2は、ＡＮＤゲー
ト５５が同期クロックＣＫ1に基づいて出力する出力信
号Ｓ2の立ち上がりでラッチ３５に保持され、シーケン
スメモリ３２に出力される。
【００２７】(6)一方、ラッチ２２に出力されたアドレ
スＤ6は、ＯＲゲート５６の出力信号Ｓ 3の立ち上りでラ
ッチ２２に保持され、アドレスカウンタ２０に出力され
る。 (7)アドレスカウンタ２０に出力されたスタートアドレ
スＤ7は、アドレスカウンタ２０でカウントアップさ
れ、パターンメモリ１０に出力される。
スＤ6は、ＯＲゲート５６の出力信号Ｓ 3の立ち上りでラ
ッチ２２に保持され、アドレスカウンタ２０に出力され
る。 (7)アドレスカウンタ２０に出力されたスタートアドレ
スＤ7は、アドレスカウンタ２０でカウントアップさ
れ、パターンメモリ１０に出力される。
【００２８】(8)この時、ラッチ３６は、シーケンスメ
モリ３２からウィンドウメモリ３１のアドレスが入力さ
れていて、クロック端子に同期クロックＣＫ1が入力さ
れると、このアドレスＤ4を保持し、ウィンドウメモリ
３１に出力する。 (9)ウィンドウメモリ３１は、続いて入力される同期ク
ロックＣＫ1でイネーブルとなり、スタートアドレスＤ5
をラッチ２２に出力すると共に、サイズをサイズカウン
タ３３に出力する。尚、コードメモリ４０は、シフトレ
ジスタ５２のＱ出力の反転に伴い、ディセーブルとな
る。
モリ３２からウィンドウメモリ３１のアドレスが入力さ
れていて、クロック端子に同期クロックＣＫ1が入力さ
れると、このアドレスＤ4を保持し、ウィンドウメモリ
３１に出力する。 (9)ウィンドウメモリ３１は、続いて入力される同期ク
ロックＣＫ1でイネーブルとなり、スタートアドレスＤ5
をラッチ２２に出力すると共に、サイズをサイズカウン
タ３３に出力する。尚、コードメモリ４０は、シフトレ
ジスタ５２のＱ出力の反転に伴い、ディセーブルとな
る。
【００２９】(10)ラッチ２２に出力されたアドレスＤ5
は、ＯＲゲート５６の出力によってラッチ２２に保持さ
れ、アドレスカウンタ２０に出力される。これ以降、ア
ドレスカウンタ２０は、シーケンスがシーケンスメモリ
３２によって変更されるまで、ウィンドウメモリ３１か
らのスタートアドレスＤ5によって動作する。
は、ＯＲゲート５６の出力によってラッチ２２に保持さ
れ、アドレスカウンタ２０に出力される。これ以降、ア
ドレスカウンタ２０は、シーケンスがシーケンスメモリ
３２によって変更されるまで、ウィンドウメモリ３１か
らのスタートアドレスＤ5によって動作する。
【００３０】
【発明の効果】以上、詳細に説明したように本発明のパ
ターン発生装置は、シーケンス発生部がパターンメモリ
に指定する最初のスタートアドレスをシーケンス発生部
をバイパスして、予め、パターンメモリに指定するよう
にしたものである。このため、最初にアドレスカウンタ
に指定するスタートアドレスをコードが入力されてから
遅延なく指定できるために、シーケンス発生部における
信号の遅延を考慮する必要がなく、他のモジュールと同
期した動作が可能となる。
ターン発生装置は、シーケンス発生部がパターンメモリ
に指定する最初のスタートアドレスをシーケンス発生部
をバイパスして、予め、パターンメモリに指定するよう
にしたものである。このため、最初にアドレスカウンタ
に指定するスタートアドレスをコードが入力されてから
遅延なく指定できるために、シーケンス発生部における
信号の遅延を考慮する必要がなく、他のモジュールと同
期した動作が可能となる。
【図１】本発明のパターン発生装置の一実施例を示す構
成ブロック図である。
成ブロック図である。
【図２】本発明のパターン発生装置に用いられるメモリ
の構成を示した図である。
の構成を示した図である。
【図３】本発明のパターン発生装置の動作を説明するタ
イムチャートである。
イムチャートである。
１０ パターンメモリ ２０アドレスカウンタ ３０ シーケンス発生部 ４０ コードメモリ ５０ アドレス切替え回路 ５１ 判定回路 ５２ シフトレジスタ
Claims (1)
- 【請求項１】 アドレスカウンタの指定するアドレスに
基づいてパターンメモリに記憶されている波形を任意に
選択し、異なった各種の波形パターンを出力するパター
ン発生装置であって、 前記パターンメモリが出力する波形の順序が記憶された
シーケンスに基づいて、前記アドレスカウンタにスター
トアドレスとサイズとを順次出力するシーケンス発生部
と、 前記シーケンスを指定するシーケンス番号が記憶される
と共に、前記シーケンス発生部がこのシーケンス番号に
基づいて前記アドレスカウンタに最初に指定するスター
トアドレスが記憶されたメモリと、 前記シーケンスのスタートに際し、予め、前記メモリの
スタートアドレスを前記シーケンス発生部をバイパスし
て直接前記アドレスカウンタに与え、シーケンスがスタ
ートした後、前記シーケンス発生部が出力するスタート
アドレスに切り換える切替え回路と、 を設けたことを特徴としたパターン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137162A JP2880019B2 (ja) | 1992-05-28 | 1992-05-28 | パターン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137162A JP2880019B2 (ja) | 1992-05-28 | 1992-05-28 | パターン発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05333108A JPH05333108A (ja) | 1993-12-17 |
| JP2880019B2 true JP2880019B2 (ja) | 1999-04-05 |
Family
ID=15192273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4137162A Expired - Fee Related JP2880019B2 (ja) | 1992-05-28 | 1992-05-28 | パターン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880019B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990018125A (ko) * | 1997-08-26 | 1999-03-15 | 윤종용 | Ic칩 검사용 테스터데이타 압축방법과 그 압축장치 및 ic칩용 테스터장치와 그 테스터방법 |
-
1992
- 1992-05-28 JP JP4137162A patent/JP2880019B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05333108A (ja) | 1993-12-17 |
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