JPS609286B2 - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
- Publication number
- JPS609286B2 JPS609286B2 JP51149985A JP14998576A JPS609286B2 JP S609286 B2 JPS609286 B2 JP S609286B2 JP 51149985 A JP51149985 A JP 51149985A JP 14998576 A JP14998576 A JP 14998576A JP S609286 B2 JPS609286 B2 JP S609286B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- shift register
- input
- shift
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はタイミング信号発生回路に関する。
データ処理システムに於いて各種のタイミング信号は、
周期的なタイミング信号であったり、非周期的であった
り、多種多様のタイミング信号を使用している。従来、
このような多種多様なタイミング信号の中に於いて、入
力信号から予め定められた時間に定められた幅をもつタ
イミング信号を得る回路と０して、第１図に示すような
ディレィラィン回路がある。
周期的なタイミング信号であったり、非周期的であった
り、多種多様のタイミング信号を使用している。従来、
このような多種多様なタイミング信号の中に於いて、入
力信号から予め定められた時間に定められた幅をもつタ
イミング信号を得る回路と０して、第１図に示すような
ディレィラィン回路がある。
同図に於いて、１は入力端子、ＤＬないしＤＬは遅延回
路、Ａは論理和回路、１は論理否定回略、２はタイミン
グ出力端子である。この回路の１の入力端子に入力信号
が入力されるとＤＬ，タＤＬ，Ｄ−Ｃの遅延回路により
遅延時間を作り、１の論理否定回路とＡの論理和回路に
よって２にタイミング出力を得る。同図のタイムチャー
トを第２図に示す。しかしこの回路の欠点は、タイミン
グ信号が入力信号のパルス幅と遅延回路の遅延０時間に
よる制約があり、入力信号に見合う遅延回路が必要であ
った。また入力信号に対して、クロックパルスによって
周期的および非周期的なタイミング信号を得る回路とし
て第３図に示すシフトレジスタ回路がある。
路、Ａは論理和回路、１は論理否定回略、２はタイミン
グ出力端子である。この回路の１の入力端子に入力信号
が入力されるとＤＬ，タＤＬ，Ｄ−Ｃの遅延回路により
遅延時間を作り、１の論理否定回路とＡの論理和回路に
よって２にタイミング出力を得る。同図のタイムチャー
トを第２図に示す。しかしこの回路の欠点は、タイミン
グ信号が入力信号のパルス幅と遅延回路の遅延０時間に
よる制約があり、入力信号に見合う遅延回路が必要であ
った。また入力信号に対して、クロックパルスによって
周期的および非周期的なタイミング信号を得る回路とし
て第３図に示すシフトレジスタ回路がある。
同図に於いて１は入力様子、ＦＦ，およびＦＦ３はシフ
トレジスタ回路、ＯＲＩは論理和回路、２はタイミング
出力端子である。この回路の１の入力端子に入力信号が
入力されると、ＦＦ，，ＦＦ２，ＦＦ３のシフトレジス
タのＱ端子にシフトされたタイミング出力が得られ、ま
たＯＲ，の論理和回路によってタイミング出力を得る。
同図のタイムチャートを第４図に示す。しかしこの回路
の欠点は、シフトレジスタの数によってタイミング出力
の周期およびタイミング出力の幅が決められてしまうこ
とである。本発明は、クロックパルスにより動作するシ
フトレジスタと、該シフトレジス夕をを制御するた」め
のレジスタを設けることにより、上記の欠点を解決し、
構成回路を変えることなく、タイミング信号を多様に発
生できるようにした回路を提供することを目的とし、そ
のため本発明は、ｎ個の入力端子と、クロックパルスに
よりシフト動作が行なわれるｍ個のレジスタからなるシ
フトレジスタと、該シフトレジス夕を制御するための（
ｎ−１）個の制御用レジスタと、該（ｎ−１）個の制御
用レジスタをリセットするためのりセット用レジス夕と
を設け、ｎ個の入力端子のうちの１番目の入力端子に入
力信号を入れることにより（１一１）番目の上記制御用
レジスタをセットせしめるとともに上記シフトレジスタ
をシフト動作せしめ、当該シフトレジスタの最終段出力
信号と（１一１）番目の上記制御用レジスタの出力信号
にもとづいて（１一１）番目の上記入力端子への入力信
号に相当する信号を作成し、該信号により（１一２）番
目の上記制御用レジスタをセットせしめるとともに上記
シフトレジスタを再度シフト動作せしめ、以下同様にし
て順次、若番側の上記入力端子への入力信号に相当する
信号を作成してゆき、上記シフトレジスタに繰返しシフ
ト動作を行なわせ、第１番目の上記入力端子への入力信
号に相当する信号を作成したとき、上記シフトレジスタ
に最終シフト動作を行なわせるとともに上託ＩＪセット
用レジス夕をセットするよう構成し、上記シフトレジス
タよりタイミング信号を繰返して発生させることを特徴
とする。
トレジスタ回路、ＯＲＩは論理和回路、２はタイミング
出力端子である。この回路の１の入力端子に入力信号が
入力されると、ＦＦ，，ＦＦ２，ＦＦ３のシフトレジス
タのＱ端子にシフトされたタイミング出力が得られ、ま
たＯＲ，の論理和回路によってタイミング出力を得る。
同図のタイムチャートを第４図に示す。しかしこの回路
の欠点は、シフトレジスタの数によってタイミング出力
の周期およびタイミング出力の幅が決められてしまうこ
とである。本発明は、クロックパルスにより動作するシ
フトレジスタと、該シフトレジス夕をを制御するた」め
のレジスタを設けることにより、上記の欠点を解決し、
構成回路を変えることなく、タイミング信号を多様に発
生できるようにした回路を提供することを目的とし、そ
のため本発明は、ｎ個の入力端子と、クロックパルスに
よりシフト動作が行なわれるｍ個のレジスタからなるシ
フトレジスタと、該シフトレジス夕を制御するための（
ｎ−１）個の制御用レジスタと、該（ｎ−１）個の制御
用レジスタをリセットするためのりセット用レジス夕と
を設け、ｎ個の入力端子のうちの１番目の入力端子に入
力信号を入れることにより（１一１）番目の上記制御用
レジスタをセットせしめるとともに上記シフトレジスタ
をシフト動作せしめ、当該シフトレジスタの最終段出力
信号と（１一１）番目の上記制御用レジスタの出力信号
にもとづいて（１一１）番目の上記入力端子への入力信
号に相当する信号を作成し、該信号により（１一２）番
目の上記制御用レジスタをセットせしめるとともに上記
シフトレジスタを再度シフト動作せしめ、以下同様にし
て順次、若番側の上記入力端子への入力信号に相当する
信号を作成してゆき、上記シフトレジスタに繰返しシフ
ト動作を行なわせ、第１番目の上記入力端子への入力信
号に相当する信号を作成したとき、上記シフトレジスタ
に最終シフト動作を行なわせるとともに上託ＩＪセット
用レジス夕をセットするよう構成し、上記シフトレジス
タよりタイミング信号を繰返して発生させることを特徴
とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第５図は本発明による実施例であり、１．ないし１３
は入力信号端子、２・ないし２３ はタイミング出力端
子、３，ないし３３ は論理和回路、４は論理和回路、
５，ないし５３ はシフトレジスタ回路、６はシフトレ
ジス夕回路、７．なし、し７２はフリツプフロツプ回路
、８，ないし８２は論理和回路、９，ないし９２ は論
理否定回路である。
は入力信号端子、２・ないし２３ はタイミング出力端
子、３，ないし３３ は論理和回路、４は論理和回路、
５，ないし５３ はシフトレジスタ回路、６はシフトレ
ジス夕回路、７．なし、し７２はフリツプフロツプ回路
、８，ないし８２は論理和回路、９，ないし９２ は論
理否定回路である。
なお、後述する第６図の動作タイムチャートから明らか
なように、フリツプフロツプ回路７，および７２はクロ
ツクに同期してセットされるタイプのフリップフロップ
である。図を簡単化するために、第５図においてはこれ
らのフリップフロップのクロツク端子の図示を省略して
いる。第６図に実施例の動作タイムチャートを示す。
なように、フリツプフロツプ回路７，および７２はクロ
ツクに同期してセットされるタイプのフリップフロップ
である。図を簡単化するために、第５図においてはこれ
らのフリップフロップのクロツク端子の図示を省略して
いる。第６図に実施例の動作タイムチャートを示す。
第５図の入力信号端子１３に入力信号ＩＮが入力される
と、該入力信号は論理和回路３３および４を介して、シ
フトレジス夕５，にセットされ、以下、順次、クロック
によってシフトレジスタ５２，５３にシフトされる。各
シフトレジス夕からのタイミング出力端子２，，２２，
２３からはクロック周期と同一幅の出力が得られる。一
方、タイミング出力端子２３に出力が生ずるとき、シフ
トレジスタ５３のＱ端子出力は“０”となり、さらにフ
リツプフロツプ回路７２は入力信号端子１３からの入力
信号により動作しているので、フリップフロツプ回路７
２のＱ端子出力も“０”であるため、論理和回路８２出
力は“０”となり、論理否定回路９２により、サイクル
指定信号ｂが得られる。このサイクル指定信号ｂは、論
理和回路３２および４を介してシフトレジスタ５，に与
えられ、該シフトレジスタ５，を再び動作させる。これ
により、上記と同様に、順次、クロックによってシフト
レジスタ５２，５３が動作する。各シフトレジスタから
のタイミング出力端子２，，２２，２３からは２度目の
タイミング出力信号が得られる。ここで、タイミング出
力端子２３ に２度目の出力が生ずるとき、上記サイク
ル指定信号ｂが論理和回路３２を通ってフリップフロッ
プ回路７，をも動作させているので、フリップフロップ
回路７，のＱ端子出力は“０”となっており、したがっ
て論理和回路８，に対する２つの入力は共に“０”であ
り、論理否定回路９．を通して、サイクル指定信号ａが
得られる。このサイクル指定信号ａは、論理和回路３，
および４を介してシフトレジスタ５，に与えられ、該シ
フトレジスタ５，を再び動作させる。これにより、上記
と同様に、順次、クロツクによってシフトレジスタ５２
，５３が動作する。各シフトレジスタからの夕ィミング
出力端子２，，２２，２３からは３度目のタイミング出
力信号が得られる。ここで、サイクル指定信号ａは論理
和回路３，を通ってリセット用シフトレジスタ６を動作
させ、リセット信号ｃを発生させるので、これによりフ
リップフロップ回路７．および７２はリセットされる。
フリツプフロツプ回路７，および７２リセツトにより、
サイクル指定信号ａおよびｂは消滅し、シフトレジス夕
５，へのセット入力はすべてなくなるので、以後、新た
に、入力端子１，〜１３から入力信号が入ってこないか
ぎり、シフトレジスタ５，〜５３は動作しない。以上の
説明は、入力端子１３ に入力信号が与えられた場合で
あるが、入力端子１２に入力信号を入れればシフトレジ
スタ５，〜５３は２度動作し、入力端子１，に入力信号
を入れればシフトレジスタ５，〜５３は１度だけ動作す
ることは、第５図の回路から容易に理解される。
と、該入力信号は論理和回路３３および４を介して、シ
フトレジス夕５，にセットされ、以下、順次、クロック
によってシフトレジスタ５２，５３にシフトされる。各
シフトレジス夕からのタイミング出力端子２，，２２，
２３からはクロック周期と同一幅の出力が得られる。一
方、タイミング出力端子２３に出力が生ずるとき、シフ
トレジスタ５３のＱ端子出力は“０”となり、さらにフ
リツプフロツプ回路７２は入力信号端子１３からの入力
信号により動作しているので、フリップフロツプ回路７
２のＱ端子出力も“０”であるため、論理和回路８２出
力は“０”となり、論理否定回路９２により、サイクル
指定信号ｂが得られる。このサイクル指定信号ｂは、論
理和回路３２および４を介してシフトレジスタ５，に与
えられ、該シフトレジスタ５，を再び動作させる。これ
により、上記と同様に、順次、クロックによってシフト
レジスタ５２，５３が動作する。各シフトレジスタから
のタイミング出力端子２，，２２，２３からは２度目の
タイミング出力信号が得られる。ここで、タイミング出
力端子２３ に２度目の出力が生ずるとき、上記サイク
ル指定信号ｂが論理和回路３２を通ってフリップフロッ
プ回路７，をも動作させているので、フリップフロップ
回路７，のＱ端子出力は“０”となっており、したがっ
て論理和回路８，に対する２つの入力は共に“０”であ
り、論理否定回路９．を通して、サイクル指定信号ａが
得られる。このサイクル指定信号ａは、論理和回路３，
および４を介してシフトレジスタ５，に与えられ、該シ
フトレジスタ５，を再び動作させる。これにより、上記
と同様に、順次、クロツクによってシフトレジスタ５２
，５３が動作する。各シフトレジスタからの夕ィミング
出力端子２，，２２，２３からは３度目のタイミング出
力信号が得られる。ここで、サイクル指定信号ａは論理
和回路３，を通ってリセット用シフトレジスタ６を動作
させ、リセット信号ｃを発生させるので、これによりフ
リップフロップ回路７．および７２はリセットされる。
フリツプフロツプ回路７，および７２リセツトにより、
サイクル指定信号ａおよびｂは消滅し、シフトレジス夕
５，へのセット入力はすべてなくなるので、以後、新た
に、入力端子１，〜１３から入力信号が入ってこないか
ぎり、シフトレジスタ５，〜５３は動作しない。以上の
説明は、入力端子１３ に入力信号が与えられた場合で
あるが、入力端子１２に入力信号を入れればシフトレジ
スタ５，〜５３は２度動作し、入力端子１，に入力信号
を入れればシフトレジスタ５，〜５３は１度だけ動作す
ることは、第５図の回路から容易に理解される。
第５図の実施例は、３入力端子の場合であるが、論理和
回路３、フリップフロップ回路７等を増やせば、３入力
以上とすることができ、１端子に入力信号が入ったとき
には、シフトレジスタ５，〜５３は１回、繰返し動作を
行ない、タィミング信号を出力する。また、直列接続さ
れたシフトレジスタの数をｍ個とすれば、各タイミング
出力端子からの出力信号の繰返し周期はクロックパルス
周期×ｍとなることが第６図のタイムチャートより容易
に理解される。
回路３、フリップフロップ回路７等を増やせば、３入力
以上とすることができ、１端子に入力信号が入ったとき
には、シフトレジスタ５，〜５３は１回、繰返し動作を
行ない、タィミング信号を出力する。また、直列接続さ
れたシフトレジスタの数をｍ個とすれば、各タイミング
出力端子からの出力信号の繰返し周期はクロックパルス
周期×ｍとなることが第６図のタイムチャートより容易
に理解される。
なお、本発明は第５図の回路に限定されることなく本発
明の主旨を逸脱しない範囲で容易に拡張または変更しう
ろことは言うまでもない。
明の主旨を逸脱しない範囲で容易に拡張または変更しう
ろことは言うまでもない。
本発明は、以上説明したように、ｎ個の入力端子のいず
れかを選択することにより、出力タイミング信号の繰返
し回数（周期）を任意に設定できる利点をもっている。
れかを選択することにより、出力タイミング信号の繰返
し回数（周期）を任意に設定できる利点をもっている。
図面の簡単な説明第１図、第３図は従来のタイミング信
号発生回路、第２図、第４図はその動作タイムチャート
、第５図は本発明によるタイミング信号発生回路の実施
例、第６図は実施例のタイムチャートである。
号発生回路、第２図、第４図はその動作タイムチャート
、第５図は本発明によるタイミング信号発生回路の実施
例、第６図は実施例のタイムチャートである。
第５図において５・，５２，５３，６はシフトレジスタ
、７，，７２はフリツプフロップ回路、１，，１２，１
３は入力信号端子、２，，２２，２３はタイミング出力
端子である。
、７，，７２はフリツプフロップ回路、１，，１２，１
３は入力信号端子、２，，２２，２３はタイミング出力
端子である。
多／団
交２函
第３図
第４図
矛づ図
茅ふ図
Claims (1)
- １ ｎ個の入力端子と、クロツクパルスによりシフト動
作が行なわれるｍ個のレジスタからなるシフトレジスタ
と、該シフトレジスタを制御するための（ｎ−１）個の
制御用レジスタと、該（ｎ−１）個の制御用レジスタを
リセツトするためのリセツト用レジスタとを設け、ｎ個
の入力端子のうちの１番目の入力端子に入力信号を入れ
ることにより（ｌ−１）番目の上記制御用レジスタをセ
ツトせしめるとともに上記シフトレジスタをシフト動作
せしめ、当該シフトレジスタの最終段出力信号と（ｌ−
１）番目の上記制御用レジスタの出力信号にもとづいて
（ｌ−１）番目の上記入力端子への入力信号に相当する
信号を作成し、該信号により（ｌ−２）番目の上記制御
用レジスタをセツトせしめるとともに上記シフトレジス
タを再度シフト動作せしめ、以下同様にして順次、若番
側の上記入力端子への入力信号に相当する信号を作成し
てゆき、上記シフトレジスタに繰返しシフト動作を行な
わせ、第１番目の上記入力端子への入力信号に相当する
信号を作成したとき、上記シフトレジスタに最終シフト
動作を行なわせるとともに上記リセツト用レジスタをセ
ツトするよう構成し、上記シフトレジスタよりタイミン
グ信号を繰返して発生させることを特徴とするタイミン
グ信号作成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51149985A JPS609286B2 (ja) | 1976-12-13 | 1976-12-13 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51149985A JPS609286B2 (ja) | 1976-12-13 | 1976-12-13 | タイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5373047A JPS5373047A (en) | 1978-06-29 |
| JPS609286B2 true JPS609286B2 (ja) | 1985-03-09 |
Family
ID=15486938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51149985A Expired JPS609286B2 (ja) | 1976-12-13 | 1976-12-13 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609286B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594317A (ja) * | 1982-06-30 | 1984-01-11 | Toshiba Corp | パルス発生回路 |
| JPH0540652A (ja) * | 1991-08-02 | 1993-02-19 | Nec Corp | マイクロプロセツサ |
-
1976
- 1976-12-13 JP JP51149985A patent/JPS609286B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5373047A (en) | 1978-06-29 |
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