JPH11352191A - スキャンフリップフロップ回路、スキャンテスト回路及び半導体集積回路 - Google Patents
スキャンフリップフロップ回路、スキャンテスト回路及び半導体集積回路Info
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- JPH11352191A JPH11352191A JP10163978A JP16397898A JPH11352191A JP H11352191 A JPH11352191 A JP H11352191A JP 10163978 A JP10163978 A JP 10163978A JP 16397898 A JP16397898 A JP 16397898A JP H11352191 A JPH11352191 A JP H11352191A
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Abstract
(57)【要約】
【課題】 従来のスキャンテスト回路は半導体集積回路
を評価する際に時間がかかりすぎるなどの課題があっ
た。 【解決手段】 スキャンフリップフロップ回路１におけ
るフリップフロップ３をスキャンテストモード時に１ク
ロックのポジティブエッジとネガティブエッジでそれぞ
れ１データを出力するように構成した。
を評価する際に時間がかかりすぎるなどの課題があっ
た。 【解決手段】 スキャンフリップフロップ回路１におけ
るフリップフロップ３をスキャンテストモード時に１ク
ロックのポジティブエッジとネガティブエッジでそれぞ
れ１データを出力するように構成した。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
を評価するスキャンテストに用いられるスキャンフリッ
プフロップ回路、スキャンテスト回路及び当該半導体集
積回路に関するものである。
を評価するスキャンテストに用いられるスキャンフリッ
プフロップ回路、スキャンテスト回路及び当該半導体集
積回路に関するものである。
【０００２】
【従来の技術】図６は従来のスキャンテスト回路の構成
を示す回路図であり、図６において、１６はスキャンフ
リップフロップ回路、１７は組み合わせ回路である。Ｄ
１，Ｄ２，Ｄ３，Ｄ４はＤＡＴＡ入力端子、ＳＣＡＮＩ
ＮはＳＣＡＮ入力端子、ＳＥＬＥＣＴはＤＡＴＡ，ＳＣ
ＡＮの信号を切り替える制御端子、ＣＬＯＣＫはクロッ
ク信号入力端子、ＳＣＡＮＯＵＴはＳＣＡＮ出力端子、
Ｑ１，Ｑ２，Ｑ３，Ｑ４はＤＡＴＡ出力端子である。
を示す回路図であり、図６において、１６はスキャンフ
リップフロップ回路、１７は組み合わせ回路である。Ｄ
１，Ｄ２，Ｄ３，Ｄ４はＤＡＴＡ入力端子、ＳＣＡＮＩ
ＮはＳＣＡＮ入力端子、ＳＥＬＥＣＴはＤＡＴＡ，ＳＣ
ＡＮの信号を切り替える制御端子、ＣＬＯＣＫはクロッ
ク信号入力端子、ＳＣＡＮＯＵＴはＳＣＡＮ出力端子、
Ｑ１，Ｑ２，Ｑ３，Ｑ４はＤＡＴＡ出力端子である。
【０００３】図７は図６に示した各スキャンフリップフ
ロップ回路１６の構成を示す回路図であり、図７におい
て、１８はセレクタ、１９はポジティブエッジ動作のフ
リップフロップある。セレクタ１８のＳＭはＤ（ＤＡＴ
Ａ入力端子）とＳＩ（ＳＣＡＮ入力端子）の信号を選択
するための切り替え信号が入力される切り替え信号入力
端子であり、切り替え信号入力端子ＳＭにＨが入力され
た場合はＳＣＡＮ入力端子ＳＩが、Ｌが入力された場合
はＤＡＴＡ入力端子Ｄが選択されるようになっている。
ＣＬＫはクロック信号入力端子、Ｑはデータ出力端子で
ある。
ロップ回路１６の構成を示す回路図であり、図７におい
て、１８はセレクタ、１９はポジティブエッジ動作のフ
リップフロップある。セレクタ１８のＳＭはＤ（ＤＡＴ
Ａ入力端子）とＳＩ（ＳＣＡＮ入力端子）の信号を選択
するための切り替え信号が入力される切り替え信号入力
端子であり、切り替え信号入力端子ＳＭにＨが入力され
た場合はＳＣＡＮ入力端子ＳＩが、Ｌが入力された場合
はＤＡＴＡ入力端子Ｄが選択されるようになっている。
ＣＬＫはクロック信号入力端子、Ｑはデータ出力端子で
ある。
【０００４】次に動作について説明する。図８は従来の
スキャンテスト回路の動作を示すタイミングチャートで
ある。図８において、２０，２１，２２，２３のポイン
トはＳＥＬＥＣＴ信号をＨとして各セレクタ１８のＳＣ
ＡＮ入力端子ＳＩを選択させ、ＳＣＡＮ入力端子ＳＣＡ
ＮＩＮからＬ，Ｈ，Ｌ，Ｈ，…を１周期毎に入力する。
その結果、２４のポイントではｈ，ｉ，ｊ，ｋのノード
にそれぞれＨ，Ｌ，Ｈ，Ｌがセットされる。ポイント２
４の周期で一度ＳＥＬＥＣＴ信号をＬにする。ここで、
組み合わせ回路１７が入力値をそのまま出力するとする
ならば、この周期でＳＣＡＮＯＵＴ，ｌ，ｍ，ｎのノー
ドにＨ，Ｌ，Ｈ，Ｌがセットされる。２５，２６，２７
の周期で再びＳＥＬＥＣＴ信号をＨに設定してＳＣＡＮ
入力端子ＳＩを選択すると、２４，２５，２６，２７の
ポイントでＳＣＡＮＯＵＴからＨ，Ｌ，Ｈ，Ｌが出力さ
れる。つまり、２４のポイントでｈ，ｉ，ｊ，ｋのノー
ドの値を組み合わせ回路１７の入力値として設定して、
その出力結果をＳＣＡＮＯＵＴの２４，２５，２６，２
７のポイントで観測することができる。
スキャンテスト回路の動作を示すタイミングチャートで
ある。図８において、２０，２１，２２，２３のポイン
トはＳＥＬＥＣＴ信号をＨとして各セレクタ１８のＳＣ
ＡＮ入力端子ＳＩを選択させ、ＳＣＡＮ入力端子ＳＣＡ
ＮＩＮからＬ，Ｈ，Ｌ，Ｈ，…を１周期毎に入力する。
その結果、２４のポイントではｈ，ｉ，ｊ，ｋのノード
にそれぞれＨ，Ｌ，Ｈ，Ｌがセットされる。ポイント２
４の周期で一度ＳＥＬＥＣＴ信号をＬにする。ここで、
組み合わせ回路１７が入力値をそのまま出力するとする
ならば、この周期でＳＣＡＮＯＵＴ，ｌ，ｍ，ｎのノー
ドにＨ，Ｌ，Ｈ，Ｌがセットされる。２５，２６，２７
の周期で再びＳＥＬＥＣＴ信号をＨに設定してＳＣＡＮ
入力端子ＳＩを選択すると、２４，２５，２６，２７の
ポイントでＳＣＡＮＯＵＴからＨ，Ｌ，Ｈ，Ｌが出力さ
れる。つまり、２４のポイントでｈ，ｉ，ｊ，ｋのノー
ドの値を組み合わせ回路１７の入力値として設定して、
その出力結果をＳＣＡＮＯＵＴの２４，２５，２６，２
７のポイントで観測することができる。
【０００５】
【発明が解決しようとする課題】従来のスキャンテスト
回路は以上のように構成されているので、組み合わせ回
路１７に一度データセット、データ出力するためのクロ
ック数はフリップフロップの数だけ必要となる。さら
に、様々なパターンを組み合わせ回路１７に入力した場
合クロック数は増加する。必要なクロック数は次式で求
めることができる。 クロック数＝フリップフロップ数×入力パターン種類数 実際の半導体集積回路では、クロック数が数万周期以上
になることがほとんどであり、半導体集積回路を評価す
る際に時間がかかりすぎるなどの課題があった。
回路は以上のように構成されているので、組み合わせ回
路１７に一度データセット、データ出力するためのクロ
ック数はフリップフロップの数だけ必要となる。さら
に、様々なパターンを組み合わせ回路１７に入力した場
合クロック数は増加する。必要なクロック数は次式で求
めることができる。 クロック数＝フリップフロップ数×入力パターン種類数 実際の半導体集積回路では、クロック数が数万周期以上
になることがほとんどであり、半導体集積回路を評価す
る際に時間がかかりすぎるなどの課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、クロック数を削減することができ
るスキャンフリップフロップ回路、スキャンテスト回路
及び半導体集積回路を得ることを目的とする。
めになされたもので、クロック数を削減することができ
るスキャンフリップフロップ回路、スキャンテスト回路
及び半導体集積回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るスキャン
フリップフロップ回路は、スキャンテストモード時に１
クロックのポジティブエッジとネガティブエッジでそれ
ぞれ１データを出力するフリップフロップを備えたもの
である。
フリップフロップ回路は、スキャンテストモード時に１
クロックのポジティブエッジとネガティブエッジでそれ
ぞれ１データを出力するフリップフロップを備えたもの
である。
【０００８】この発明に係るスキャンフリップフロップ
回路は、通常モード時に第１の出力端子から１クロック
で１データを出力し、スキャンテストモード時に第１及
び第２の出力端子から１クロックのポジティブエッジと
ネガティブエッジでそれぞれ交互に１データを出力する
フリップフロップと、通常モード時に第１の出力端子を
選択するとともに、スキャンテストモード時に１クロッ
クのポジティブエッジとネガティブエッジでそれぞれ第
１及び第２の出力端子を交互に選択するセレクタとを備
えたものである。
回路は、通常モード時に第１の出力端子から１クロック
で１データを出力し、スキャンテストモード時に第１及
び第２の出力端子から１クロックのポジティブエッジと
ネガティブエッジでそれぞれ交互に１データを出力する
フリップフロップと、通常モード時に第１の出力端子を
選択するとともに、スキャンテストモード時に１クロッ
クのポジティブエッジとネガティブエッジでそれぞれ第
１及び第２の出力端子を交互に選択するセレクタとを備
えたものである。
【０００９】この発明に係るスキャンテスト回路は、シ
リアルに接続された第１の複数のスキャンフリップフロ
ップ回路にデータを順次セットし、これらセットされた
データにより組み合わせ回路を動作させ、当該組み合わ
せ回路の出力をシリアルに接続された第２の複数のスキ
ャンフリップフロップ回路に順次セットし、これらセッ
トされたデータを外部に出力するスキャンテスト回路に
おいて、スキャンフリップフロップ回路が、スキャンテ
ストモード時に１クロックのポジティブエッジとネガテ
ィブエッジでそれぞれ１データを出力するフリップフロ
ップを備えたものである。
リアルに接続された第１の複数のスキャンフリップフロ
ップ回路にデータを順次セットし、これらセットされた
データにより組み合わせ回路を動作させ、当該組み合わ
せ回路の出力をシリアルに接続された第２の複数のスキ
ャンフリップフロップ回路に順次セットし、これらセッ
トされたデータを外部に出力するスキャンテスト回路に
おいて、スキャンフリップフロップ回路が、スキャンテ
ストモード時に１クロックのポジティブエッジとネガテ
ィブエッジでそれぞれ１データを出力するフリップフロ
ップを備えたものである。
【００１０】この発明に係るスキャンテスト回路は、シ
リアルに接続された第１の複数のスキャンフリップフロ
ップ回路にデータを順次セットし、これらセットされた
データにより組み合わせ回路を動作させ、当該組み合わ
せ回路の出力をシリアルに接続された第２の複数のスキ
ャンフリップフロップ回路に順次セットし、これらセッ
トされたデータを外部に出力するスキャンテスト回路に
おいて、スキャンフリップフロップ回路が、通常モード
時に第１の出力端子から１クロックで１データを出力
し、スキャンテストモード時に第１及び第２の出力端子
から１クロックのポジティブエッジとネガティブエッジ
でそれぞれ交互に１データを出力するフリップフロップ
と、通常モード時に第１の出力端子を選択するととも
に、スキャンテストモード時に１クロックのポジティブ
エッジとネガティブエッジでそれぞれ第１及び第２の出
力端子を交互に選択するセレクタとを備えたものであ
る。
リアルに接続された第１の複数のスキャンフリップフロ
ップ回路にデータを順次セットし、これらセットされた
データにより組み合わせ回路を動作させ、当該組み合わ
せ回路の出力をシリアルに接続された第２の複数のスキ
ャンフリップフロップ回路に順次セットし、これらセッ
トされたデータを外部に出力するスキャンテスト回路に
おいて、スキャンフリップフロップ回路が、通常モード
時に第１の出力端子から１クロックで１データを出力
し、スキャンテストモード時に第１及び第２の出力端子
から１クロックのポジティブエッジとネガティブエッジ
でそれぞれ交互に１データを出力するフリップフロップ
と、通常モード時に第１の出力端子を選択するととも
に、スキャンテストモード時に１クロックのポジティブ
エッジとネガティブエッジでそれぞれ第１及び第２の出
力端子を交互に選択するセレクタとを備えたものであ
る。
【００１１】この発明に係る半導体集積回路は、上記構
成のスキャンテスト回路を備えたものである。
成のスキャンテスト回路を備えたものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるス
キャンテスト回路の構成を示す回路図である。図１にお
いて、１は１クロックで２回データを出力することがで
きるスキャンフリップフロップ回路、２は組み合わせ回
路であり、Ｄ１，Ｄ２，Ｄ３，Ｄ４はデータ入力信号端
子、ＳＣＡＮＩＮはＳＣＡＮデータ入力信号端子、ＳＥ
ＬＥＣＴはデータ、ＳＣＡＮデータを切り替える制御信
号端子、ＣＬＯＣＫはクロック信号端子、ＳＣＡＮＯＵ
ＴはＳＣＡＮデータ出力端子、Ｑ１，Ｑ２，Ｑ３，Ｑ４
はデータ出力端子である。スキャンフリップフロップ回
路１及び組み合わせ回路２は半導体集積回路Ａによって
構成される。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるス
キャンテスト回路の構成を示す回路図である。図１にお
いて、１は１クロックで２回データを出力することがで
きるスキャンフリップフロップ回路、２は組み合わせ回
路であり、Ｄ１，Ｄ２，Ｄ３，Ｄ４はデータ入力信号端
子、ＳＣＡＮＩＮはＳＣＡＮデータ入力信号端子、ＳＥ
ＬＥＣＴはデータ、ＳＣＡＮデータを切り替える制御信
号端子、ＣＬＯＣＫはクロック信号端子、ＳＣＡＮＯＵ
ＴはＳＣＡＮデータ出力端子、Ｑ１，Ｑ２，Ｑ３，Ｑ４
はデータ出力端子である。スキャンフリップフロップ回
路１及び組み合わせ回路２は半導体集積回路Ａによって
構成される。
【００１３】図２は図１に示したスキャンフリップフロ
ップ回路の構成を示す回路図である。図２において、３
は１クロックのポジティブエッジとネガティブエッジで
データを出力することができ、かつ制御端子ＳＭによっ
てデータ端子ＤとＳＣＡＮ端子ＳＩを選択することがで
きるセレクタを備えたフリップフロップであり、４は制
御端子Ｓ１，Ｓ２の値によって入力データ端子Ａ，Ｂを
選択することができるセレクタである。ＣＬＫはクロッ
ク端子、Ｑはデータ出力端子、Ｑ１はポジティブエッジ
でのみ入力値を出力するデータ出力端子、Ｑ２はネガテ
ィブエッジでのみ入力値を出力するデータ出力端子であ
る。ここで制御端子ＳＭにＬが入力されたときはＤ端
子、Ｈが入力されたときはＳＩ端子が選択される。セレ
クタ４は、制御端子Ｓ１の値によって優先的にＡの値を
選択することができ、そのときのＳ２とＢの値は無視さ
れ、Ｓ１の値によってＡを選択していないときはＳ２の
値によってＡ，Ｂが選択できるようになっている。
ップ回路の構成を示す回路図である。図２において、３
は１クロックのポジティブエッジとネガティブエッジで
データを出力することができ、かつ制御端子ＳＭによっ
てデータ端子ＤとＳＣＡＮ端子ＳＩを選択することがで
きるセレクタを備えたフリップフロップであり、４は制
御端子Ｓ１，Ｓ２の値によって入力データ端子Ａ，Ｂを
選択することができるセレクタである。ＣＬＫはクロッ
ク端子、Ｑはデータ出力端子、Ｑ１はポジティブエッジ
でのみ入力値を出力するデータ出力端子、Ｑ２はネガテ
ィブエッジでのみ入力値を出力するデータ出力端子であ
る。ここで制御端子ＳＭにＬが入力されたときはＤ端
子、Ｈが入力されたときはＳＩ端子が選択される。セレ
クタ４は、制御端子Ｓ１の値によって優先的にＡの値を
選択することができ、そのときのＳ２とＢの値は無視さ
れ、Ｓ１の値によってＡを選択していないときはＳ２の
値によってＡ，Ｂが選択できるようになっている。
【００１４】次に動作について説明する。図３は図２に
示したスキャンフリップフロップ回路の通常モード時の
タイミングチャート、図４はスキャンモード時のタイミ
ングチャートである。図３及び図４において、Ｘは不定
値である。
示したスキャンフリップフロップ回路の通常モード時の
タイミングチャート、図４はスキャンモード時のタイミ
ングチャートである。図３及び図４において、Ｘは不定
値である。
【００１５】ＳＭによりフリップフロップ３のＤＡＴ
Ａ，セレクタ４のＡが選択された時通常モードとなる。
このとき、図３の５のポイントでのＤの値がＱに出力さ
れる。一方、ＳＭによりフリップフロップ３のＳＩが選
択され、Ｓ２によってＡ，Ｂが制御される場合、スキャ
ンモードとなる。ここで、セレクタ４のＳ２がＬのとき
Ｂ、ＨのときＡが選択されるとする。図４の６のポイン
トではクロックがポジティブエッジであるためＱ１には
Ｈが出力される。７のポイントではネガティブエッジで
あるためＱ２にはＬが出力される。また６のポイントで
はクロックがＨに変わるためセレクタ４のＳ２がＨとな
りＱ１の値であるＨがＱに出力される。７のポイントで
はクロックがＬに変わるため、セレクタ４のＳ２がＬと
なりＱ２の値であるＬがＱに出力される。すなわち、ク
ロック１周期でＱから２回データが出力される。
Ａ，セレクタ４のＡが選択された時通常モードとなる。
このとき、図３の５のポイントでのＤの値がＱに出力さ
れる。一方、ＳＭによりフリップフロップ３のＳＩが選
択され、Ｓ２によってＡ，Ｂが制御される場合、スキャ
ンモードとなる。ここで、セレクタ４のＳ２がＬのとき
Ｂ、ＨのときＡが選択されるとする。図４の６のポイン
トではクロックがポジティブエッジであるためＱ１には
Ｈが出力される。７のポイントではネガティブエッジで
あるためＱ２にはＬが出力される。また６のポイントで
はクロックがＨに変わるためセレクタ４のＳ２がＨとな
りＱ１の値であるＨがＱに出力される。７のポイントで
はクロックがＬに変わるため、セレクタ４のＳ２がＬと
なりＱ２の値であるＬがＱに出力される。すなわち、ク
ロック１周期でＱから２回データが出力される。
【００１６】次に図１に示したスキャンテスト回路の動
作について説明する。図５は図１に示したスキャンテス
ト回路でスキャンテストを行う場合のタイミングチャー
トである。
作について説明する。図５は図１に示したスキャンテス
ト回路でスキャンテストを行う場合のタイミングチャー
トである。
【００１７】まずＳＣＡＮＩＮよりＬ，Ｈ，Ｌ，Ｈを図
５の８，９，１０，１１のように入力する。ここでＳＭ
＝Ｈの時スキャンモードとする。８のポイントには一周
期目のポジティブエッジでａのポイントの値がＬに設定
される。９のポイントには一周期目のネガティブエッジ
で次の値Ｈがａのポイントに設定され、ｂのポイントに
はａのポイントの変化する前の値Ｌが設定される。１０
のポイントでは二周期目のポジティブエッジで次の値Ｌ
がａに設定され、ｂ，ｃのポイントにはそれぞれａ，ｂ
の変化する前の値Ｈ，Ｌが設定される。１１のポイント
では二周期目のネガティブエッジで次の値Ｈがａのポイ
ントに設定され、ｂ，ｃ，ｄのポイントにはそれぞれへ
ｂ，ｃの変化する前の値Ｌ，Ｈ，Ｌが設定される。すな
わち、１１のポイントでＳＩから入力したデータＬ，
Ｈ，Ｌ，Ｈが二周期ｄ，ｃ，ｂ，ａのポイントに設定さ
れる。
５の８，９，１０，１１のように入力する。ここでＳＭ
＝Ｈの時スキャンモードとする。８のポイントには一周
期目のポジティブエッジでａのポイントの値がＬに設定
される。９のポイントには一周期目のネガティブエッジ
で次の値Ｈがａのポイントに設定され、ｂのポイントに
はａのポイントの変化する前の値Ｌが設定される。１０
のポイントでは二周期目のポジティブエッジで次の値Ｌ
がａに設定され、ｂ，ｃのポイントにはそれぞれａ，ｂ
の変化する前の値Ｈ，Ｌが設定される。１１のポイント
では二周期目のネガティブエッジで次の値Ｈがａのポイ
ントに設定され、ｂ，ｃ，ｄのポイントにはそれぞれへ
ｂ，ｃの変化する前の値Ｌ，Ｈ，Ｌが設定される。すな
わち、１１のポイントでＳＩから入力したデータＬ，
Ｈ，Ｌ，Ｈが二周期ｄ，ｃ，ｂ，ａのポイントに設定さ
れる。
【００１８】１２のポイントはＳＥＬＥＣＴ＝Ｌにする
ことによって組み合わせ回路２の出力結果を取り込む周
期となる。仮に組み合わせ回路２が入力値をそのまま出
力するとすれば１２のポイントでＳＣＡＮＯＵＴ，ｅ，
ｆ，ｇにはそれぞれＨ，Ｌ，Ｈ，Ｌが設定される。１３
のポイントの周期でＳＥＬＥＣＴ＝Ｈにすることによっ
て再びスキャンモードになる。１３のポイントではＳＣ
ＡＮＯＵＴにｅ，ｅにｆ，ｆにｇの変化する前の値が設
定されるので、ＳＣＡＮＯＵＴ＝Ｌ、ｅ＝Ｈ，ｆ＝Ｌと
なる。１４のポイント、１５のポイントも同様で１４の
場合ＳＣＡＮＯＵＴ＝Ｈ，ｅ＝Ｌ、１５の場合ＳＣＡＮ
ＯＵＴ＝Ｌとなる。すなわちＳＣＡＮＯＵＴからは組み
合わせ回路２の出力結果であるＨ，Ｌ，Ｈ，Ｌが出力さ
れる。
ことによって組み合わせ回路２の出力結果を取り込む周
期となる。仮に組み合わせ回路２が入力値をそのまま出
力するとすれば１２のポイントでＳＣＡＮＯＵＴ，ｅ，
ｆ，ｇにはそれぞれＨ，Ｌ，Ｈ，Ｌが設定される。１３
のポイントの周期でＳＥＬＥＣＴ＝Ｈにすることによっ
て再びスキャンモードになる。１３のポイントではＳＣ
ＡＮＯＵＴにｅ，ｅにｆ，ｆにｇの変化する前の値が設
定されるので、ＳＣＡＮＯＵＴ＝Ｌ、ｅ＝Ｈ，ｆ＝Ｌと
なる。１４のポイント、１５のポイントも同様で１４の
場合ＳＣＡＮＯＵＴ＝Ｈ，ｅ＝Ｌ、１５の場合ＳＣＡＮ
ＯＵＴ＝Ｌとなる。すなわちＳＣＡＮＯＵＴからは組み
合わせ回路２の出力結果であるＨ，Ｌ，Ｈ，Ｌが出力さ
れる。
【００１９】以上のように、この実施の形態１によれ
ば、５周期でスキャンテストを行うことが可能である。
すなわち、図６に示した従来のスキャンフリップフロッ
プ回路では、１つのスキャンフリップフロップ回路にデ
ータをセットしたりデータを出力するためには、それぞ
れ１周期必要であった。このため、スキャンテストを行
うためには、８周期必要であった。これに対して、この
実施の形態１によるスキャンフリップフロップ回路で
は、１つのスキャンフリップフロップ回路にデータをセ
ットしたりデータを出力するためには、それぞれ０．５
周期ですむ。このため、スキャンテストを行うためのク
ロック数は削減される。この実施の形態１によるクロッ
クの削減数は、切り替え周期が必要なため純粋に半分と
はならないが、一般的にスキャンテストを行う回路はフ
リップフロップの数が数千個以上搭載されるので削減数
は限りなく半分に近づくという効果が得られる。
ば、５周期でスキャンテストを行うことが可能である。
すなわち、図６に示した従来のスキャンフリップフロッ
プ回路では、１つのスキャンフリップフロップ回路にデ
ータをセットしたりデータを出力するためには、それぞ
れ１周期必要であった。このため、スキャンテストを行
うためには、８周期必要であった。これに対して、この
実施の形態１によるスキャンフリップフロップ回路で
は、１つのスキャンフリップフロップ回路にデータをセ
ットしたりデータを出力するためには、それぞれ０．５
周期ですむ。このため、スキャンテストを行うためのク
ロック数は削減される。この実施の形態１によるクロッ
クの削減数は、切り替え周期が必要なため純粋に半分と
はならないが、一般的にスキャンテストを行う回路はフ
リップフロップの数が数千個以上搭載されるので削減数
は限りなく半分に近づくという効果が得られる。
【００２０】
【発明の効果】以上のように、この発明によれば、スキ
ャンフリップフロップ回路におけるフリップフロップを
スキャンテストモード時に１クロックのポジティブエッ
ジとネガティブエッジでそれぞれ１データを出力するよ
うに構成したので、当該スキャンフリップフロップ回路
に供給されるクロック数を削減でき、半導体集積回路を
評価する時間を半減することができるという効果があ
る。
ャンフリップフロップ回路におけるフリップフロップを
スキャンテストモード時に１クロックのポジティブエッ
ジとネガティブエッジでそれぞれ１データを出力するよ
うに構成したので、当該スキャンフリップフロップ回路
に供給されるクロック数を削減でき、半導体集積回路を
評価する時間を半減することができるという効果があ
る。
【００２１】この発明によれば、スキャンフリップフロ
ップ回路におけるフリップフロップを通常モード時に第
１の出力端子から１クロックで１データを出力し、スキ
ャンテストモード時に第１及び第２の出力端子から１ク
ロックのポジティブエッジとネガティブエッジでそれぞ
れ交互に１データを出力するように構成し、通常モード
時に第１の出力端子を選択するとともに、スキャンテス
トモード時に１クロックのポジティブエッジとネガティ
ブエッジでそれぞれ第１及び第２の出力端子を交互に選
択するように構成したので、１種類のフリップフロップ
で通常モードでの動作を可能とするとともに、テストモ
ード時には当該スキャンフリップフロップ回路に供給さ
れるクロック数を削減でき、半導体集積回路を評価する
時間を半減することができるという効果がある。
ップ回路におけるフリップフロップを通常モード時に第
１の出力端子から１クロックで１データを出力し、スキ
ャンテストモード時に第１及び第２の出力端子から１ク
ロックのポジティブエッジとネガティブエッジでそれぞ
れ交互に１データを出力するように構成し、通常モード
時に第１の出力端子を選択するとともに、スキャンテス
トモード時に１クロックのポジティブエッジとネガティ
ブエッジでそれぞれ第１及び第２の出力端子を交互に選
択するように構成したので、１種類のフリップフロップ
で通常モードでの動作を可能とするとともに、テストモ
ード時には当該スキャンフリップフロップ回路に供給さ
れるクロック数を削減でき、半導体集積回路を評価する
時間を半減することができるという効果がある。
【００２２】この発明によれば、スキャンテスト回路に
おいて、当該回路におけるフリップフロップをスキャン
テストモード時に１クロックのポジティブエッジとネガ
ティブエッジでそれぞれ１データを出力するように構成
したので、スキャンテスト回路に供給されるクロック数
を削減でき、半導体集積回路を評価する時間を半減する
ことができるという効果がある。
おいて、当該回路におけるフリップフロップをスキャン
テストモード時に１クロックのポジティブエッジとネガ
ティブエッジでそれぞれ１データを出力するように構成
したので、スキャンテスト回路に供給されるクロック数
を削減でき、半導体集積回路を評価する時間を半減する
ことができるという効果がある。
【００２３】この発明によれば、スキャンテスト回路に
おいて、当該回路におけるフリップフロップを通常モー
ド時に第１の出力端子から１クロックで１データを出力
し、スキャンテストモード時に第１及び第２の出力端子
から１クロックのポジティブエッジとネガティブエッジ
でそれぞれ交互に１データを出力するように構成し、通
常モード時に第１の出力端子を選択するとともに、スキ
ャンテストモード時に１クロックのポジティブエッジと
ネガティブエッジでそれぞれ第１及び第２の出力端子を
交互に選択するように構成したので、１種類のフリップ
フロップで通常モードでの動作を可能とするとともに、
テストモード時にはスキャンテスト回路に供給されるク
ロック数を削減でき、半導体集積回路を評価する時間を
半減することができるという効果がある。
おいて、当該回路におけるフリップフロップを通常モー
ド時に第１の出力端子から１クロックで１データを出力
し、スキャンテストモード時に第１及び第２の出力端子
から１クロックのポジティブエッジとネガティブエッジ
でそれぞれ交互に１データを出力するように構成し、通
常モード時に第１の出力端子を選択するとともに、スキ
ャンテストモード時に１クロックのポジティブエッジと
ネガティブエッジでそれぞれ第１及び第２の出力端子を
交互に選択するように構成したので、１種類のフリップ
フロップで通常モードでの動作を可能とするとともに、
テストモード時にはスキャンテスト回路に供給されるク
ロック数を削減でき、半導体集積回路を評価する時間を
半減することができるという効果がある。
【００２４】この発明によれば、半導体集積回路にスキ
ャンテスト回路を搭載するとともに、当該回路における
フリップフロップをスキャンテストモード時に１クロッ
クのポジティブエッジとネガティブエッジでそれぞれ１
データを出力するように構成したので、半導体集積回路
内でスキャンテストを可能にするとともに、当該スキャ
ンテスト回路に供給されるクロック数を削減でき、半導
体集積回路を評価する時間を半減することができるとい
う効果がある。
ャンテスト回路を搭載するとともに、当該回路における
フリップフロップをスキャンテストモード時に１クロッ
クのポジティブエッジとネガティブエッジでそれぞれ１
データを出力するように構成したので、半導体集積回路
内でスキャンテストを可能にするとともに、当該スキャ
ンテスト回路に供給されるクロック数を削減でき、半導
体集積回路を評価する時間を半減することができるとい
う効果がある。
【図１】 この発明の実施の形態１によるスキャンテス
ト回路の構成を示す回路図である。
ト回路の構成を示す回路図である。
【図２】 図１に示したスキャンフリップフロップ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図３】 図２に示したスキャンフリップフロップ回路
の通常モード時のタイミングチャートである。
の通常モード時のタイミングチャートである。
【図４】 図２に示したスキャンフリップフロップ回路
のスキャンモード時のタイミングチャートである。
のスキャンモード時のタイミングチャートである。
【図５】 図１に示したスキャンテスト回路でスキャン
テストを行う場合のタイミングチャートである。
テストを行う場合のタイミングチャートである。
【図６】 従来のスキャンテスト回路の構成を示す回路
図である。
図である。
【図７】 従来のスキャンフリップフロップ回路の構成
を示す回路図である。
を示す回路図である。
【図８】 図６に示したスキャンテスト回路でスキャン
テストを行う場合のタイミングチャートである。
テストを行う場合のタイミングチャートである。
１ スキャンフリップフロップ回路、２ 組み合わせ回
路、３ フリップフロップ、４ セレクタ。
路、３ フリップフロップ、４ セレクタ。
Claims (5)
- 【請求項１】 スキャンテストモード時に１クロックの
ポジティブエッジとネガティブエッジでそれぞれ１デー
タを出力するフリップフロップを備えたスキャンフリッ
プフロップ回路。 - 【請求項２】 通常モード時に第１の出力端子から１ク
ロックで１データを出力し、スキャンテストモード時に
第１及び第２の出力端子から１クロックのポジティブエ
ッジとネガティブエッジでそれぞれ交互に１データを出
力するフリップフロップと、 前記通常モード時に第１の出力端子を選択するととも
に、前記スキャンテストモード時に１クロックのポジテ
ィブエッジとネガティブエッジでそれぞれ第１及び第２
の出力端子を交互に選択するセレクタとを備えたスキャ
ンフリップフロップ回路。 - 【請求項３】 シリアルに接続された第１の複数のスキ
ャンフリップフロップ回路にデータを順次セットし、こ
れらセットされたデータにより組み合わせ回路を動作さ
せ、当該組み合わせ回路の出力をシリアルに接続された
第２の複数のスキャンフリップフロップ回路に順次セッ
トし、これらセットされたデータを外部に出力するスキ
ャンテスト回路において、 前記スキャンフリップフロップ回路が、スキャンテスト
モード時に１クロックのポジティブエッジとネガティブ
エッジでそれぞれ１データを出力するフリップフロップ
を備えたスキャンテスト回路。 - 【請求項４】 シリアルに接続された第１の複数のスキ
ャンフリップフロップ回路にデータを順次セットし、こ
れらセットされたデータにより組み合わせ回路を動作さ
せ、当該組み合わせ回路の出力をシリアルに接続された
第２の複数のスキャンフリップフロップ回路に順次セッ
トし、これらセットされたデータを外部に出力するスキ
ャンテスト回路において、 前記スキャンフリップフロップ回路が、通常モード時に
第１の出力端子から１クロックで１データを出力し、ス
キャンテストモード時に第１及び第２の出力端子から１
クロックのポジティブエッジとネガティブエッジでそれ
ぞれ交互に１データを出力するフリップフロップと、 前記通常モード時に第１の出力端子を選択するととも
に、前記スキャンテストモード時に１クロックのポジテ
ィブエッジとネガティブエッジでそれぞれ第１及び第２
の出力端子を交互に選択するセレクタとを備えたスキャ
ンテスト回路。 - 【請求項５】 請求項３記載のスキャンテスト回路また
は請求項４記載のスキャンテスト回路を備えたことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10163978A JPH11352191A (ja) | 1998-06-11 | 1998-06-11 | スキャンフリップフロップ回路、スキャンテスト回路及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10163978A JPH11352191A (ja) | 1998-06-11 | 1998-06-11 | スキャンフリップフロップ回路、スキャンテスト回路及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11352191A true JPH11352191A (ja) | 1999-12-24 |
Family
ID=15784438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10163978A Pending JPH11352191A (ja) | 1998-06-11 | 1998-06-11 | スキャンフリップフロップ回路、スキャンテスト回路及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11352191A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7484149B2 (en) | 2006-03-14 | 2009-01-27 | International Business Machines Corporation | Negative edge flip-flops for muxscan and edge clock compatible LSSD |
-
1998
- 1998-06-11 JP JP10163978A patent/JPH11352191A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7484149B2 (en) | 2006-03-14 | 2009-01-27 | International Business Machines Corporation | Negative edge flip-flops for muxscan and edge clock compatible LSSD |
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