JPS6077518A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS6077518A JPS6077518A JP58186542A JP18654283A JPS6077518A JP S6077518 A JPS6077518 A JP S6077518A JP 58186542 A JP58186542 A JP 58186542A JP 18654283 A JP18654283 A JP 18654283A JP S6077518 A JPS6077518 A JP S6077518A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- terminal
- shift register
- terminals
- signal
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は集積回路に関し、特に論理回路から成る集積回
路に関する。
路に関する。
従来、ディジタル技術の進歩に伴い、ディジタル論理回
路を組込んだ集積回路がコンピュータ。
路を組込んだ集積回路がコンピュータ。
′成子時計、各種計測器、制御器に非常に多く使われる
ようになり、論理回路を含む集積回路は益々集積度が高
くなってきている。そのため、集積回路の機能試験も複
雑になり、時間もかかるようになってきた。
ようになり、論理回路を含む集積回路は益々集積度が高
くなってきている。そのため、集積回路の機能試験も複
雑になり、時間もかかるようになってきた。
５ｇ１図は従来の集積回路の論理機能部の一例のブロッ
ク図である。
ク図である。
論理機能部４０には信号を入力する入力端子２６〜３０
．信号を取出す出力端子３１〜３４゜クロック（ｆｉ号
を入力する第１のクロック信号入力端子、′１粍カを供
給するための電源端子３８．３９等が設けられている。
．信号を取出す出力端子３１〜３４゜クロック（ｆｉ号
を入力する第１のクロック信号入力端子、′１粍カを供
給するための電源端子３８．３９等が設けられている。
この論理機能部４００機能試験を行うには、上記の端子
のすべてを使用しなければならない。機能試験を行うテ
スタはピン数が固定されているので、集積回路の機能が
増加し、それに伴ってピン数が増えると、ピン数に応じ
た新しいテスタを用意しなければならない。新しいテス
タを用意することは設計、製造に時間を要するのみなら
ず条割の費用を必要とし、コストが高くなるという欠点
がある。
のすべてを使用しなければならない。機能試験を行うテ
スタはピン数が固定されているので、集積回路の機能が
増加し、それに伴ってピン数が増えると、ピン数に応じ
た新しいテスタを用意しなければならない。新しいテス
タを用意することは設計、製造に時間を要するのみなら
ず条割の費用を必要とし、コストが高くなるという欠点
がある。
本発明の目的は、上記欠点を除去し、ピン数が増えても
機能試験に要するピン数は数本のみで済むようにした集
積回路を提供することにある。
機能試験に要するピン数は数本のみで済むようにした集
積回路を提供することにある。
本発明の集積回路は、少くとも一つの論理回路で構成さ
れＮ（Ｎ＃−ｉ１以上の整数）個の入力端子とＭ（Ｍは
１以上の整数）個の出力端子と第１のクロック信号を入
力する第１のクロック信号入力端子と′電源端子とを有
する論理機能部と、Ｎ個の出力端子と外部信号を入力す
るシリアル入力端子と第２のクロック信号入力端子とを
有し外部信号をシリアルにセットすることのできる第１
のシフトレジスタと、一方の入力端子が前記第１のシフ
トレジスタの出力端子に接続し他方の入力端子が外部信
号入力端に接続する二つの入力端子と前記論理機能部の
入力端子に接続する出力端子とデータセレクタ制御信号
を入力するデータセレクタ制御入力端子とを有し前記デ
ータセレクタ制御信号により前記第１のシフトレジスタ
の出力信号か前記外部信号のいずれかを選択する２人力
データセレクタをＮ個並列して成る第１のデータセレク
ト部と１Ｍ個の入力端子とＭ個の出力端子と１個のシリ
アル出力端子と第２のクロック信号を入力する第２クロ
ツク信号入力端子とを有し前記入力端子に入力する信号
をパラレルに入力してセットしシリアルに出力すること
のできる第２のシフトレジスタと、一方の入力端子が前
記論理機能部の出力端子に接続し他方の入力端子が前記
第１もしくは第２のシフトレジスタの出力端子に接続す
る二つの入力端子と前記データセレクト制御入力端子に
論理反転ゲートを介して接続し前記データセレクト制御
信号の論理反転イｈ号を入力するデータセレクト制御端
子とを有し前記データセレクト制御信号の論理反転信号
により前記論理機能部から出力される前記第２のシフト
レジスタにデータセットするかあるいは前記第２のシフ
トレジスタをシフトレジスタとしてシフトさせるかのい
ずれかを選択する２人力データセレクタをＭ個並列して
成る第２のデータセレクト部とを含んで構成される。
れＮ（Ｎ＃−ｉ１以上の整数）個の入力端子とＭ（Ｍは
１以上の整数）個の出力端子と第１のクロック信号を入
力する第１のクロック信号入力端子と′電源端子とを有
する論理機能部と、Ｎ個の出力端子と外部信号を入力す
るシリアル入力端子と第２のクロック信号入力端子とを
有し外部信号をシリアルにセットすることのできる第１
のシフトレジスタと、一方の入力端子が前記第１のシフ
トレジスタの出力端子に接続し他方の入力端子が外部信
号入力端に接続する二つの入力端子と前記論理機能部の
入力端子に接続する出力端子とデータセレクタ制御信号
を入力するデータセレクタ制御入力端子とを有し前記デ
ータセレクタ制御信号により前記第１のシフトレジスタ
の出力信号か前記外部信号のいずれかを選択する２人力
データセレクタをＮ個並列して成る第１のデータセレク
ト部と１Ｍ個の入力端子とＭ個の出力端子と１個のシリ
アル出力端子と第２のクロック信号を入力する第２クロ
ツク信号入力端子とを有し前記入力端子に入力する信号
をパラレルに入力してセットしシリアルに出力すること
のできる第２のシフトレジスタと、一方の入力端子が前
記論理機能部の出力端子に接続し他方の入力端子が前記
第１もしくは第２のシフトレジスタの出力端子に接続す
る二つの入力端子と前記データセレクト制御入力端子に
論理反転ゲートを介して接続し前記データセレクト制御
信号の論理反転イｈ号を入力するデータセレクト制御端
子とを有し前記データセレクト制御信号の論理反転信号
により前記論理機能部から出力される前記第２のシフト
レジスタにデータセットするかあるいは前記第２のシフ
トレジスタをシフトレジスタとしてシフトさせるかのい
ずれかを選択する２人力データセレクタをＭ個並列して
成る第２のデータセレクト部とを含んで構成される。
次に１本発明の実施例について図面を用いて説明する、
第２図は本発明の一実施例のブロック図である。
この実施例の説明において、Ｎ＝５．Ｍ＝４として説明
する。この実施例は、少くとも一つの論理回路で構成さ
れ５（Ｎ＝５）個の入力端子２６〜３０と４ＣＭ＝４）
個の出力端子３１〜３４と第１のクロック信号を入力す
る第１のクロック信号入力端子３５と電源端子３８．３
９とを有する論理機能部４０と、５個の出力端子と外部
信号を入力するシリアル入力端子１９と第２のクロック
信号入力端子３６とを有し外部信号をシリアルにセット
することのできる第１のシフトレジスタ５０と、一方の
入力端子が第１のシフトレジスタ５０の出力端子に接続
し他方の入力端子が外部信号入力端子２１〜２５に接続
する二つの入力端子と論理機能部４００入力端子２６〜
３ｏに接続する出力端子とデータセレクタ制御信号を入
力するデータセレクタ制御入力端子３７とを有しデータ
セレクタ制御信号により第１のシフトレジスタ５０の出
力信号か外部信号のいずれかを選択する２人カデータセ
レクタを５個（２人力データセレクタ１０〜１４）並列
して成る第１のデータセレクト部７０と、４個の入力端
子と４個の出力端子と１個のシリアル出力端子と第２の
クロック信号を入力する渠２クロック信号入力端子とを
有し前記入力端子に入力する信号をパラレルに入力して
セットしシリアルに出力することのできる第２のシフト
レジスタ６０と、一方の入力端子が論理機能部４０の出
力端子に接続し他方の入力端子が第１もしくは第２のシ
フトレジスタの出力端子に接続する二つの入力端子とデ
ータセレクト制御入力端子３６に論理反転ゲート９０を
介して接続しデータセレクト制御信号の論理反転信号を
入力するデータセレクト制御端子とを有しデータセレク
ト制御信号の論理反転信号により論理機能部４０から出
力される第２のシフトレジスタ６０にデータセットする
かあるいは第２のシフトレジスタ６０をシフトレジスタ
としてシフトさせるかのいずれかを選択する２人カデー
タセレクタを４個（２人力データセレクタ１５〜１８）
並列して成る第２のデータセレクト部８０とを含んで構
成される。
する。この実施例は、少くとも一つの論理回路で構成さ
れ５（Ｎ＝５）個の入力端子２６〜３０と４ＣＭ＝４）
個の出力端子３１〜３４と第１のクロック信号を入力す
る第１のクロック信号入力端子３５と電源端子３８．３
９とを有する論理機能部４０と、５個の出力端子と外部
信号を入力するシリアル入力端子１９と第２のクロック
信号入力端子３６とを有し外部信号をシリアルにセット
することのできる第１のシフトレジスタ５０と、一方の
入力端子が第１のシフトレジスタ５０の出力端子に接続
し他方の入力端子が外部信号入力端子２１〜２５に接続
する二つの入力端子と論理機能部４００入力端子２６〜
３ｏに接続する出力端子とデータセレクタ制御信号を入
力するデータセレクタ制御入力端子３７とを有しデータ
セレクタ制御信号により第１のシフトレジスタ５０の出
力信号か外部信号のいずれかを選択する２人カデータセ
レクタを５個（２人力データセレクタ１０〜１４）並列
して成る第１のデータセレクト部７０と、４個の入力端
子と４個の出力端子と１個のシリアル出力端子と第２の
クロック信号を入力する渠２クロック信号入力端子とを
有し前記入力端子に入力する信号をパラレルに入力して
セットしシリアルに出力することのできる第２のシフト
レジスタ６０と、一方の入力端子が論理機能部４０の出
力端子に接続し他方の入力端子が第１もしくは第２のシ
フトレジスタの出力端子に接続する二つの入力端子とデ
ータセレクト制御入力端子３６に論理反転ゲート９０を
介して接続しデータセレクト制御信号の論理反転信号を
入力するデータセレクト制御端子とを有しデータセレク
ト制御信号の論理反転信号により論理機能部４０から出
力される第２のシフトレジスタ６０にデータセットする
かあるいは第２のシフトレジスタ６０をシフトレジスタ
としてシフトさせるかのいずれかを選択する２人カデー
タセレクタを４個（２人力データセレクタ１５〜１８）
並列して成る第２のデータセレクト部８０とを含んで構
成される。
なお、この実施例において％第１のシフトレジスタ５０
はＤ型フリップフロップ１〜５の５（Ｎ；５）個から成
る５ビツトのシフトレジスタであり、第２のシフトレジ
スタ６０はＤフリップフロップ６〜９の４（Ｍ＝４）個
から成るシフトレジスタである。つまり、論理機能部４
０の第１のクロック信号入力端子３５．ａＬ源端子３８
．３９以外の入力端子２６〜３０の数と第１のシフトレ
ジスタ５０のビット数を同じにし、また出力端子３１〜
３４の数と第２のシフトレジスタ６００ビツト数とを合
わせている。そして、第２のデータセレクト部８０のデ
ータセレクタ１５は第１のシフトレジスタ５０のＤフリ
ップフロップ５の出力を入力としている。
はＤ型フリップフロップ１〜５の５（Ｎ；５）個から成
る５ビツトのシフトレジスタであり、第２のシフトレジ
スタ６０はＤフリップフロップ６〜９の４（Ｍ＝４）個
から成るシフトレジスタである。つまり、論理機能部４
０の第１のクロック信号入力端子３５．ａＬ源端子３８
．３９以外の入力端子２６〜３０の数と第１のシフトレ
ジスタ５０のビット数を同じにし、また出力端子３１〜
３４の数と第２のシフトレジスタ６００ビツト数とを合
わせている。そして、第２のデータセレクト部８０のデ
ータセレクタ１５は第１のシフトレジスタ５０のＤフリ
ップフロップ５の出力を入力としている。
第３図は帛２図に示すＤフリップフロップの詳細回路図
である。
である。
これは第２図に示す９個のＤフリップフロップの一つを
代表的に示したものであり１番号５１が入力端子、５２
が出力端子、５３がクロック信号入力端子で、椙２のク
ロック信号入力端子３６に接続する。
代表的に示したものであり１番号５１が入力端子、５２
が出力端子、５３がクロック信号入力端子で、椙２のク
ロック信号入力端子３６に接続する。
第４図は第２図に示すデータセレクタの詳細回路図であ
る。
る。
番号７１．７２が入力端子、７３が出力端子。
７４がデータセレクタ制御端子であり、データセレクタ
制御入力端子３７に接続する。
制御入力端子３７に接続する。
次に、この実施例の動作について説明する。
外部信号入力端子２１〜２５に加えられた信号がデータ
セレクタ制御入力端子３７の論理レベルを論理″０”に
すると、データセレクタ１０−１４で選択され、入力端
子２６〜３０を通して論理機能部４０に入力され、出力
端子３１〜３４より出力される。
セレクタ制御入力端子３７の論理レベルを論理″０”に
すると、データセレクタ１０−１４で選択され、入力端
子２６〜３０を通して論理機能部４０に入力され、出力
端子３１〜３４より出力される。
次に、外部信号入力端子２１〜２５及び出力端子３１〜
３４を開放し、外部信号入力端子２５〜２１に加えるべ
き信号をこのｊ−にシリアルにシリアル入力端子１９に
加え、第１のシフトレジスタにセットする。このとき、
データセレクト制御入力端子３７の論レベルを論理“ｌ
”にすると第１のシフトレジスタ５０の内容が、データ
セレクタ１０〜１４で選択されて論理機能部４０に入力
され、第１のクロック信号入力端子３５にクロック信号
を加えると、出力端子３１〜３４に論理機能に応じた出
力信号が現われる。データセレクタ制御入力端子３７の
論理レベルが論理゛ｌ”であるから、出力端子３１〜３
４上の信号がデータセレクタ１５〜１８で選択されてＤ
フリップ・フロップ６〜９に加えられ、第２のクロック
信号入力端子３６にクロック信号を入力することにより
セットされる。ここでデータセレクタ制御入力端子３７
の調理レベルを論理″′０”とすると、データセレクタ
１５，１６，１７．１８は、それぞれＤフリップフロッ
プ５〜８の出力を選択し、Ｄフリップフロップ１〜９は
シフトレジスタとして動作するようになり、Ｄフリップ
フロップ６〜９にセットされた信号、すなわち出力端子
３１〜３４上の信号をシリアル出力端子２０からシリア
ルに読出すことができる。
３４を開放し、外部信号入力端子２５〜２１に加えるべ
き信号をこのｊ−にシリアルにシリアル入力端子１９に
加え、第１のシフトレジスタにセットする。このとき、
データセレクト制御入力端子３７の論レベルを論理“ｌ
”にすると第１のシフトレジスタ５０の内容が、データ
セレクタ１０〜１４で選択されて論理機能部４０に入力
され、第１のクロック信号入力端子３５にクロック信号
を加えると、出力端子３１〜３４に論理機能に応じた出
力信号が現われる。データセレクタ制御入力端子３７の
論理レベルが論理゛ｌ”であるから、出力端子３１〜３
４上の信号がデータセレクタ１５〜１８で選択されてＤ
フリップ・フロップ６〜９に加えられ、第２のクロック
信号入力端子３６にクロック信号を入力することにより
セットされる。ここでデータセレクタ制御入力端子３７
の調理レベルを論理″′０”とすると、データセレクタ
１５，１６，１７．１８は、それぞれＤフリップフロッ
プ５〜８の出力を選択し、Ｄフリップフロップ１〜９は
シフトレジスタとして動作するようになり、Ｄフリップ
フロップ６〜９にセットされた信号、すなわち出力端子
３１〜３４上の信号をシリアル出力端子２０からシリア
ルに読出すことができる。
以上のように１本集積回路の入力端子２１〜２５及び出
力端子３１〜３４を使用することなく。
力端子３１〜３４を使用することなく。
４つの入出力端子１９，２０，３６．３７とクロック入
力端子３５を用いることにより本集積回路の論理機能を
行なわせ機能試験を行なうことができる。
力端子３５を用いることにより本集積回路の論理機能を
行なわせ機能試験を行なうことができる。
上記実施例においては論理反転ゲートとしてＮＡＮＤゲ
ートを使用したが１本発明はこれに限定されず、論理を
反転するゲートであればどのゲートであっても良い。
ートを使用したが１本発明はこれに限定されず、論理を
反転するゲートであればどのゲートであっても良い。
以上詳細に説明したように１本発明は、集積回路の入力
をシフトレジスタへのシリアル入力に切換え、またその
出力を一旦シフトレジスタヘセットしてからシリアルに
読出すようにしたので、より少ない信号端子でその集積
回路の機能試験を実施できる効果がある。
をシフトレジスタへのシリアル入力に切換え、またその
出力を一旦シフトレジスタヘセットしてからシリアルに
読出すようにしたので、より少ない信号端子でその集積
回路の機能試験を実施できる効果がある。
第１図は従来の集積回路の論理機能部の一例のブロック
図、第２図は本発明の一実施例のブロック図、第３図は
第２図に示すＤフリップフロップの詳細回路図、第４図
は第２図に示すデータセレクタの詳細回路図である。 １〜９・・・・・・Ｄフリップフロップ、１０−１８・
・・・・・２人カデータセレクタ、１９・・・・・・シ
リアル入力端子、２０・・・・・・シリアル出力端子、
２１〜２５・・・・・・外部信号入力端子、２６〜３０
・・・・・・入力端子。 ３１〜３４・・・・・・出力端子、３５・・・・・・第
１のクロック信号入力端子、３６・・・・・・第２のク
ロック（１号入力端子、３７・・・・・・データセレク
タ制御入力端子、３８．３９・・・・・・電源端子、４
０・・・・・・論理機能部。 ５０・・・・・・第１のシフトレジスタ、５１・・・・
・・入力端子、５２・・・・・・出力端子、５３・・・
・・・クロック信号入力端子、６０・・・・・・第２の
シフトレジスタ、７０・・・・・・第１のデータセレク
ト部、７１．７２・・・・・・入力端子、７３・・・・
・・出力端子、７４・・・・・・データセレクタ制御端
子、８０・・・・・・第２のデータセレクト部。 ９０・・・・・・論理反転ゲート。
図、第２図は本発明の一実施例のブロック図、第３図は
第２図に示すＤフリップフロップの詳細回路図、第４図
は第２図に示すデータセレクタの詳細回路図である。 １〜９・・・・・・Ｄフリップフロップ、１０−１８・
・・・・・２人カデータセレクタ、１９・・・・・・シ
リアル入力端子、２０・・・・・・シリアル出力端子、
２１〜２５・・・・・・外部信号入力端子、２６〜３０
・・・・・・入力端子。 ３１〜３４・・・・・・出力端子、３５・・・・・・第
１のクロック信号入力端子、３６・・・・・・第２のク
ロック（１号入力端子、３７・・・・・・データセレク
タ制御入力端子、３８．３９・・・・・・電源端子、４
０・・・・・・論理機能部。 ５０・・・・・・第１のシフトレジスタ、５１・・・・
・・入力端子、５２・・・・・・出力端子、５３・・・
・・・クロック信号入力端子、６０・・・・・・第２の
シフトレジスタ、７０・・・・・・第１のデータセレク
ト部、７１．７２・・・・・・入力端子、７３・・・・
・・出力端子、７４・・・・・・データセレクタ制御端
子、８０・・・・・・第２のデータセレクト部。 ９０・・・・・・論理反転ゲート。
Claims (1)
- 少くとも一つの論理回路で構成されＮ（Ｎは１以上の整
数）個の入力端子とＭ（Ｍは１以上の整数）個の出力端
子と第１のクロック信号を入力する第１のクロック信号
入力端子と電源端子とを有する論理機能部と、Ｎ個の出
力端子と外部信号を入力するシリアル入力端子と第２の
クロック信号入力端子とを有し外部信号をシリアルにセ
ットすることのできる第１のシフトレジスタと、一方の
入力端子が前記ルｌのシフトレジスタの出力端子に接続
し他方の入力端子が外部信号入力端に接続する二つの入
力端子と前記論理機能部の入力端子に接続する出力端子
とデータセレクタ制御信号を入力するデータセレクタ制
御入力端子とを有し前記データセレクタ制御信号により
前記第１のシフトレジスタの出力信号か前記外部信号の
いずれかを選択する２人力データセレクタをＮ個並列し
て成る第１のデータセレクト部と１Ｍ個の入力端子とＭ
個の出力端子と１個のシリアル出力端子と第２のクロッ
ク信号を入力する第２クロツク信号入力端子とを有し前
記入力端子に入力する信号をパラレルに入力してセット
しシリアルに出力することのできる第２のシフトレジス
タと、一方の入力端子が前記論理機能部の出力端子に接
続し他方の入力端子が前記第１もしくは第２のシフトレ
ジスタの出力端子に接続する二つの入力端子と前記デー
タセレクト制御入力端子に論理反転ゲートを介して接続
し前記データセレクト制御信号の論理反転信号を入力す
るデータセレクト制御端子とを有し前記データセレクト
制御信号の論理反転信号により前記論理機能部から出力
される前記第２のシフトレジスタにデータセットするか
あるいは前記第２のシフトレジスタをシフトレジスタと
してシフトさせるかのいずれかを選択する２人力データ
セレクタをＭ個並列して成る第２のデータセレクト部と
を含むことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186542A JPS6077518A (ja) | 1983-10-05 | 1983-10-05 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186542A JPS6077518A (ja) | 1983-10-05 | 1983-10-05 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077518A true JPS6077518A (ja) | 1985-05-02 |
Family
ID=16190320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186542A Pending JPS6077518A (ja) | 1983-10-05 | 1983-10-05 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077518A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370176A (ja) * | 1986-09-11 | 1988-03-30 | Sony Corp | Ｉｃ回路 |
| JPH01295181A (ja) * | 1988-05-23 | 1989-11-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02162272A (ja) * | 1988-12-15 | 1990-06-21 | Nec Corp | 半導体集積回路装置 |
-
1983
- 1983-10-05 JP JP58186542A patent/JPS6077518A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370176A (ja) * | 1986-09-11 | 1988-03-30 | Sony Corp | Ｉｃ回路 |
| JPH01295181A (ja) * | 1988-05-23 | 1989-11-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02162272A (ja) * | 1988-12-15 | 1990-06-21 | Nec Corp | 半導体集積回路装置 |
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