JPH02181676A - 境界走査試験セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＬＩＬＬ上ユ±１ この発明は全般的に集積回路、更に具体的に云えば、集
積回路に用いられ、境界走査試験セルとなる試験セルに
関する。

来の　術　び問題点 配線板相互接続技術、表面板ｆ＝ｊけパッケージ及びｉ
ｃＷ！度の分野の進歩により、配線板レベルの試験が可
能であるかどうかは次第に複雑になっている。埋込みワ
イヤ接続部及び両側面配線板の様なｎ級な配線板相互接
続技術と表面取付はパッケージとの組合せにより、配線
板の回路内試験に問題が生じた。回路内試験、即ち、最
も言過の配線板レベル試験方法は、配線板の節を物理的
にプ［１−ブ探査することが出来るかどうかによってい
る。

配線板の密度（板上のＩＣの数）が増加するにつれて、
従来の方法を用いて配線板をプし１−ブ探査する過程が
、物理的に接近出来ない為に、−ｉ困難になっている。

１Ｇ密度（チップ上の論理回路のＦＩｉ）が増加するに
つれて、正しい試験の為に必要な試験パターンの数も同
じ様に増加する。回路内試験は、回路内の特定のｔＣを
試験する為に、強υ１的に入り状態を作る逆駆動方式に
頼っている。この試験が配線板上の１つのＩＣに適用さ
れる時、その出ｈバッファが同じ節に結合されている隣
接するＩＣがＥ４−を受けることがある。隣接するＩＣ
をｎ傷する惧れは、試験を行なうのに要する時間の長さ
と共に増加するが、この時間は、加える試験パターンの
数に直接的な関係を持ち、従ってＩＣ密度に関係する。

この為、業界には、配線板上の特定のＩＣをアクセスす
ると共に、隣接のＩＣを損傷する倶れを伴わずに、特定
のＩＣを試験することが出来る様な試験構造を提供する
と云う需要があった。

を　　する　の　　　び この発明では、従来の試験具ａに伴なう欠点及び問題を
実質的になくす様な境界走査試験装置を提供する。

この発明の境界走査試験装置装纜は第１のマルチプレク
サを有し、これがｌ１１１１１バスから供給されたｌ１
ｌＩＩＩ信号に応答して、複数個の入力を第１のメモリ
に接続層る。第１のメモリの出力が第２のメモリに接続
される。第２のメモリの出力が、１つ又は更に多くの他
の入力と共に、第２のマルチプレクサの入力に接続され
る。第２のマルチプレクサは制御バスの別の制御イ８＠
によって制御される。第１のメモリの出力及び第２のメ
モリの出力が第１のマルチプレクサに入力として接続さ
れる。

この発明は試験の為の種々の機能を提供する。

試験セルはセルのデータ入力を保有すると共にセルから
のＹ−タ出力を制御する様に作用し得る。

試験セルは「正常」モード及び［試験］モードの２つの
モードで動作し得る。正常セードでは、試験ヒルが、入
力及び出力が試験セルの中を自由に伝搬し得るデータ通
路を作る。正常モードにある問、試験セルは試験データ
を［１−ド及びシフトすることが出来、休止状態にとず
まるごとが出来又は集積回路の通常の動作を乱さずに試
験データのトグル動作を行なうことが出来る。史に、正
常［−ドにある問、予定の試験データ・ピットをデータ
・ストリームに挿入することが出来る。更に、試験セル
は正常モードにある問、試験セルの正しい動作を保証す
る為に自己試験を行なうことが出来る。

試験モードでは、試験セルが試験セルを通る通常のデー
タの流れを禁止する。通常、集積回路内の試験セルは、
初期試験パターンを出力する様に準備される。試験モー
ドにある間、試験セルは休止、ロード、シフト及びＩ・
グル動作を行なうことが出来る。

この発明は従来に較べて重要な利点を提供する。

第１に、この発明の試験セルは、全体的な試験時間を短
縮する為に、内部及び外部の境界試験を同時に実施する
為に使うことが出来る。第２に、試験セルは、主体の集
積回路の通常の動作中、境界にあるデータを標本化し又
はデータを挿入することが出来る。第３に、試験ヒルは
フリー・ランニングの試験クロックと動作が同期してい
る。第４に、この発明はパラメータを測定する為並びに
境界試験を容易にする為、ＩＣのアプリケーション論１
１１ｉ１ｉ１路とはｆＩＩＬｒＩＩ係に、ＩＣの出力バ
ッファにトグルａＪ作を行なわせる方法を提供する。第
５に、試験セルは自己試ＪＩ＠力を１ｉ′ｇる。

この発明曽びにその利点が更によく理解される様に、次
に図面について説明する。

友−１−１ この発明の好ましい実施例は第１図乃至第５図を参照す
れば最もよく理解されよう。種々の図面では、同様な部
分に同じ参照数字を用いている。

第１図は集積回路（ＩＣ）１０のブロック図を示す。こ
の集積回路の周辺には、ＩＣ１０のアプリケージジン論
理回路１４を通るデータをｆ、ＩＩ御抄びに観測する為
の試験セル１２ａ乃至１２１）が配ｌされている。集積
回路１０が、集積回路１０と他の集積回路の闇の電気接
続を行なう複数個のビン１６を持っている。例として、
集積回路１０は、入力信号ＩＮ１．ＩＮ２．ＩＮ３．Ｉ
Ｎ４を受取る４つのビン、及び出力信号０ＵＴ１．０Ｕ
Ｔ２．０ＵＴ３．０ＬＩＴ４を供給する４つのビンを持
つものとして示しである。チップに対するこの他の１３
号は、直列データ入力（ＳＤＩ）、ｌ１ｔｌｌバス１７
及び直列データ出力（ＳＤＯ）を含む。

入力信号ｌＮｌ−ｌＮ４が入力バッフ２１８に接続され
る。このバッファが夫々の試験セル１２ａ乃至１２ｄに
対して出力する。各々の試験セル１２ａ乃至１２ｈは、
ＳＤＩ　　１−８及び５Ｄ０１−８と記したそれ自身の
直列データ入力及び直列データ出力を持っている。図示
の形式では、１Ｃ１０に対するＳＤＩ入力が試験セル１
２ａの５Ｄ１１に接続される。この後のセル１２ｂ乃至
１２ｈのＳＤＩ入力が前のセルのＳＤＯを受取る。

この為、５ＤＯＩが８０１２に接続され、５Ｄ０２が５
ＤＩ３に接続されると云う様になる。５Ｄ０８がＩＣ１
０のＳＤＯビンに接続される。ｉ制御バス１７が各々の
試Ｍヒル１２ａ乃至１２ｆに並列に？！続されている。

各々の試験セルはデータ入力（ＤＩＮ）及びデータ出力
（ＤＯＬＪＴ）を含む。入力試験セル１２ａ乃至１２ｄ
では、ＤＩＮが夫々バッファ１８の出力に接続され、Ｄ
　ＯｔＪ　Ｔがアプリケーション論ｌ！１１１１！回路
１７１の入力に接続される。アプリケーション論理回路
１４の人力は、人力ｌＮ１−ｌＮ４に対応して、ＩＮＩ
’　−ｌＮ４’　と記されている。

ＩＮＩ’　−ｌＮ４’　は、試験構造を設けなければ、
チップに対する入力である。

アプリケーション論理回路１４からの出力が０ＵＴ１’
　、０ＵＴ２’　、０ＬＪＴ３’　、０ＵＴ４’と記さ
れている。アプリケーション論理回路の出力０ＵＴＩ’
−０ＵＴ４’が出力試験セル１２ｅ乃至１２ｈのデータ
入力（ＤＩＮ＞に接続される。

出力試験セル１２ｅ乃至１２ｈのデータ出力（ｒ）ＯＬ
Ｊ　−ｒ　）が、ＯＵＴ信号ＯｋＪ　Ｔ　１−０１Ｊ　
−ｒ　４に対応する出力バッフ？２０に接続される。

試１１１Ｉ！ル１２ａ乃至１２ｈが、集積回路１０内の
非常に多数の試＃４機能の基本となっている。ＳＤＩが
試験ヒル１２ａからＩＣ１０に入り、後続の各々のセル
１２ｂ乃至１２ｈに伝搬し、最後に５ＤＯ８を介して試
験セル１２ｈから出力される。直列データ通路は、各々
の試ｓｈル１２ａ乃至１２ｉ１にデータをシフトさＵ゛
、イの外へシフトさ牲る為に使われる。

ν；−バスが、試験の問、試論セル１２　ａ　７’Ｊ至
１２ｈの各々を動作させる信号を供給づるが、更に詳し
いことは第２図乃至第３図について説明りる。

試験セードにした時、試験セル１２ａ１１Ｊ至１２ｈは
、ＩＣ１０に対する並びにイれからのデータの通常の流
れを禁止する。試験モードでは、各々の試験セル１２ａ
乃至１２ｈが、その出力に付属する論理節を１ｌ１１１
１ＩＩシ、その入力に付属する論理節を観測する。例え
ば、第１図で、４つの入力ｌＮ１−ｌＮ４に付属するｉ
！１ｔ１４　ｂル１２ａ乃至１２りは、ｌＮ１−ｌＮ４
人力の論外レベルをａｍすると共に、ＩＮＩ’−ｌＮ４
’出力の論理レベルを制御することが出来る。同様に、
４つの出力に接続された試験セル１２ｅ乃至１２ｈが０
ＬＪＩＩ’＝ＯＵＴ４’入力の論外レベルを１！測する
と共に、０ＬＪ−ｒｌ−ＯＵＴ４出力の論理レベルを制
御することが出来る。

第２図には個々の試験セル１２の詳しいブロック図が示
されている。試験セル１２は３つのデータ人力、即らデ
ータ入力（ＤＩＮ）、１１ｍｌ可能性データ入力（００
１）及び直列データ入力（ＳＤＩ）を持っている。デー
タ出力（ＤＯＵＴ）と直列データ出力（ＳＤＯ）の２つ
のデータ出力がある。１ｌＩｊＩｌｌバス１７は、デー
タ入力マルチプレクサ選択Ａ、Ｂ、レジスタ・クロック
信号（ＣＬＫ）、ラッチ付能（＋４０Ｌ　Ｄ　）及びデ
ータ出力マルチプレクサ選択（ＤＭＸ）の５つの信号を
有する。

第１のマルチプレクサ２２が、Ｄ形フリツプフ［１ツブ
２４の出力並びにＤ形うッチ２６の反転用りと共に、０
０１及びＳＤＩ信号を受取る。マルヂプレク）７２２の
出力がフリップフロップ２４の人力に接続される。ＣＬ
Ｋ信号がフリップ７０ツブのクロック入力に接続される
。フリップフロップ、２４の出力がラッチ２６の入力に
接続されると共に、ＳＤＯ信号を発生する。ラッチ２６
の出力が第２のマルチプレクサ２８の入力に、ＤＩＮ信
号と共に接続される。ＨＯＬ　Ｄ信号がラッチ付能に接
続される。マルチプレクサ２８の出力がり。

ＵＴ信号になる。マルチプレクサ２８はＤＭＸ信号によ
って付能される。

動作について説明でると、４対１マルチプレクサ２２は
、ノリツブフロップ２４の人力を考えられる４つの源、
即＃５０ＤＩ、５Ｄ１１フリツプフロツプ２４の出力又
はランチ２６の反転出力の内の１つから選ぶことが出来
る様にする。ラッチ２６は、ト１０１Ｄ入力に印加され
た論理レベルに応じて、ノリツブフロップ２４の出力を
伝搬させるか又はその現在の状態を保持する様にｆ、Ｉ
Ｉ御することが出来る。２対１フルチプレクサ２８は、
ＤＭＸ入力によって加えられた論理レベルに応じて、Ｄ
ＯＵＴ出力をＤＩＮ入力又はラッチ２６の出力によって
駆動することが出来る様にする。・４対１マルチプレク
サ２２、フリップ７０ツブ２４、ラッチ２６及び２対１
のマルチプレクサの組合せにより、試験セル１２は４つ
の同期モード、即も、ロード、シフト、トグル及び休止
モードで動作することが出来る。

ロード・モードでは、試験セル１２が００１人力の論理
状態をマルチプレクサ２２を介してＤ形フリップ７０ツ
ブ２４にり０ツクで送込む。ＯＯＩ入力は、試験の間に
１！謝すべき信号に結合されており、大抵の場合、００
１人力は、試験セルのＤＩＮ入力に接続されているのと
同じ境界信号に取付けられている。然し、ＯＤｌは他の
信号にも接続することが出来る。ロード動作を行なう為
、Ａ及びＢ入力が予定のレベルにセットされ、ＯＤ■入
力を４対１マルチプレクサ２２を介してフリップフロッ
プ２４に接続することが出来る様にする。通常、ラッチ
２６に対するＮ　ＯＬ　Ｄ入力は低であり、ロード動作
の間、ラッチの出力を強制的にその現在の状態にと曽ま
らせる。

シフト・モードでは、試験セルがＳＤＩ入力の論理状態
を７リツプフロツプ２４にクロックで通すと共に、この
論理状態をＳＤＯ出力から出力する。シフト・七−ドは
境界走査通路内にある試験セル１２を一緒に接続して、
境界走査通路に直列データをシフトしたり、その外ヘシ
フトさせることが出来る様にする。境界走査形式では、
試験セルのＳＤＩ入力が、第１図に承り様に、先行する
試膿セルのＳＤＯ出りに結合される。シフト動作を行な
わゼる為、△及びＢ入力が予定のレベルにセットされ、
ＳＯ＋入力を４対１マルヂブレクリを介すてフリップフ
ロップ２４に接続することが出来る様にする。通常、ラ
ッチ２６に対する１−１０［Ｏ入力は低に保たれ、シフ
ト動作の問、ラッチの出力を強制的に現在の状態にとず
まらせる。

トグル・モードでは、フリップフロップ２４の出力が、
ＳＤＩ又は００１人力の状態に関係なく、ＣＬＫ入力の
速度で、２つの論理状態の閤のトグル動作をする。この
形式では、ＨＯＬ　Ｄ入力が高論理レベルに設定されて
、ラッチ２６を付焼し、Ａ及び１３人力は、ラッチ２６
の反転出力が７リツプフロツプ２４に伝搬する様に設定
される。この様に＆ＩＩｗＪ入力が設定されると、フリ
ップフロップ２４の出力からラッチ２６の人力へ、並び
にラッチ２６の反転出力から７リツプフロツプ２４の入
力へのフィードバック通路が形成される。ラッチ２６の
反転出力でデータが反転されるから、各々のＣＬＫ入力
で、フリップフロップ２４に反対の論理状態がクロック
動作で形成され、トグル効果を生ずる。

休止モードでは、試験セルは、ＳＤＩ又はＯＤ１人力の
状態に関係なく、ＣＬＫが作用している闇、現在の状態
にと曽まる。この形式では、フリップフロップ２４の出
力が４対１フルチプレクサ２２を通過する。従うて、フ
リップフロップ２４の人力がその出力に接続され、こと
ごとくのクロック入力で、フリップフロップ２４の現在
の状態がリフレッシュされる様にする。

試験セル１２は「正常」モード又は［試りｌ七−ドにす
ることが出来る。正常モードでは、試験セル１２が、入
力（ｌＮ１−ｌＮ４）及び出力（ＯＵＴＩ−ＯＬＪＴ４
）がその中を自由に仏１１１Ｊるデータ通路を作る。正
常モードは、ＤＩＮ信号がマルチプレクサ２８を介して
ｏ　ｏ　ｕ−ｒへ通過する様に、ＤＭＸ信号を設定する
ことによって達成される。正常モードにある間、試ＩＩ
セル１２は、ＩＣ１０の通常の動作を乱さずに、４つの
同期モード（ロード、シフト、体雪ト又はトグル）のど
のモードでも動作することが出来る。

Ａ及びＢ入力を介して制御信号を出して、試験セル１２
にロード動作を実行させることが出来る。

０−ド動作により、試験セル１２が、ＯＤ１人力に存在
する論理レベルを捕捉する。−旦データが捕捉されると
、シフト動作を実施することにより、それを試験セル１
２の外へシフトさぼることが出来る。ロード動作はＣＬ
Ｋ入力と同１１１シて行なわれる。シフト勤ｎ”の後、
典型的には、試＃４ｔフル１２は休止モードに復帰する
。この能りにより、試験セル１２は、ＩＣの通常の動作
中、ＩＣの入力及び／又は出力境界信号を標本化し、検
査の為に、このサンプル・データを外ヘシフトさせるこ
とが出来る。通常の動作中に境界データを標本化するこ
とが出来ることにより、試Ｍヒル１２は、高価な試験装
置や外部の試験プローブを使わずに、配１１椴土の多ｆ
ｆ１ｌｃの機能的な相互作用を検証することが出来る。

やはり正常モードにある問、０ＭＸ入力を介してｆ、＋
３　ＩＩＩを出して、試験セル１２により、ＩＣの通常
のλ力／出力境界通路に予定の試験データ・ビットを挿
入することが出来る。挿入する試験データ・ビットがシ
フト動作によって７リツプフロツプ２４にシフトさせら
れる。ランチ２６に対する８　０１　Ｄ入力が高に設定
されＬ１フリップ７０ツブの試験データがラッチを通過
して、２対１マルチプレク号２８に入力される様にする
ことが出来る。試験データを挿入する為、０ＭＸ入力は
、マルチプレクサによってラッチ２６の出力からの試験
データをＤＯＵ　ｒ出力へ伝搬させる様なレベルに設定
される。試験データが挿入されｒ、後、０ＭＸ入力を切
換えて、２対１マルヂプレクサ２８により通常のデータ
を１〕ＩＮからＤＯＵ丁へ伝搬ざゼる。

通常の動作中に試験データを挿入することが出来ること
により、試験セルは回路内にある１つ又は更に多くのＩ
Ｃの通常の挙動を修正することが出来る。この挿入能力
の特定の１つの用途は、配線板の１つ又は更に多くのＩ
Ｃの入力／出力境界に欠陥を伝搬させ、その欠陥を検出
してｉｌｌ　＋Ｈすることが出来るかどうかを調べるこ
とである。通常の動作中に標本化及び挿入試験機能を実
施する為には、試験セル１２は条件の定められた時点で
、制御バス１７から制御を受取らなければならない。

試験セル１２は、ＩＣ１０の通常の動作を乱さずに、正
常モードにある間に自己試験を行なうことも出来る。シ
フト動作を行なって、ノリツブフロップ２４を既知の状
態に初期設定することが出来る。シフト動作の後、制御
を出して、試Ｍヒル１２を１ＣＬＫの変化の腸、トグル
・モードに入らせる。この変化の間、ノリップフロッ１
にはその状態を反転したものが［１−ドされる。このデ
ータ反転の後、もう１回のシフト動作を実施して、ノリ
ツブフロップ２４の内容を再生し、反転動作を検証する
。この試験は、全体的な境界走査通路の完全さと共に、
試＃４セルのノリツブ７０ツブ２４．４対１マルチプレ
クサ及びラッチ２６の夫々の組合１！動作を検証°する
。

試Ｗｉｉｔ−−ドでは、試験セル１２はＤＩＮ入力から
Ｄ　ＯＵ　’Ｔ’出力への酋通のデータの流れを禁止す
る。ラッチ２６の出力がｏ　ｏ　ｕ　’ｒ比出力接続さ
れる様なレベルに０ＭＸ入力を設定することにより、試
験モードに入る。通常、試験モードに入る前に、試験セ
ル１２は、シフト・パターンを介して、初期試験パター
ンを出力するように準備されている。

酋通、試験セル１２は体ｌ二状態にあり、Ｄラッチに対
するＨＯＬＤ入力が低に設定され、その現在の出力が保
たれる様にする。

試験モードにある間、ロード動作を実行し、試験セル１
２がＯＤ１入力に存在する論理レベルを捕捉する様にり
ることが出来る。ロード動作はＣＬＫ入力、と同期して
行なわれる。ロード動作の間、ＨＯＬ　ｌ）入力を低に
設定し、Ｄラップ−が現在の状態にとずまる裸にする。

同様に、ＤＯｔＪＴ出力が現在の状態にとずまる。これ
はラッチの出力によって駆１７ｊされるからである。

ロード動作の猪、シフト動作を行ない、試論ヒル１２が
ＳＤＩ入力からノリツブフロップ２４を通してＳＤＯｍ
力へデータをシフｉ・するように４６゜このシフト動作
により、試Ｓｔ−ルが前のロード動作の間に捕捉したデ
ータをシフトして出１と共に、次の出力試験データをシ
フトして入れて、・ＤＯＵＴ出力に印加する。シフト動
作はＣＬＫ人力と同期して行なわれる。シフト動作の間
、ＨＯＬＤ入力は低に保ら、ラッチ２６の出力が現在の
状態にとずまる裸にする。同様に、ＤＯＵＴ出力か現在
の状態にと−まる。これは、それがラッチの出力によっ
て駆動されるからである。

Ｏ−ド及びシフト動作順序の後、試験セル１２が休止モ
ードに復帰し、Ｉ　ＯＬ　Ｄ入力が高に設定され、ラッ
チ２６が、フリップ７０ツブ２４にある新しい出力試験
データで更新される様にする。

ラッチ２６が更新されると、新しい出力試験データがｏ
　ｏ　ｕ−ｒ出力に印加される。更新動作の後、ＨＯＬ
　Ｄ入力を低に設定して、この後のロード及びシフト動
作の間、ラッチ２６が現在の状態にとＣまる様にする。

ＨＯＬＤ、ロード、シフト及び更新／印加順序が、ＩＣ
試験回路に付属する内部及び外部の論理集子の境界走査
試験の間繰返される。出力試１ｌＩｌｉ１１御（即ち、
ラッチ２６）及び人力試験の１！測及びシフト（即ち、
フリップフロップ２４）に対して別個のメモリ素子を用
意することにより、試験セル１２はＩＣの内部論理回路
と、ｔＣの境界に取付けられた外部の論理回Ｗ３並びに
／又は配線接続部を同時に試験することが出来る。この
特徴によって、試験時開がかなり短縮される。

試験モードにある間、試ＷＡヒル１２はトグル動作を行
なうことが出来る。ラッチ２６の出力が試験モードの間
、ＤＯＵＴ出力に結合されているから、トグル動作を実
施する時、ＤＯＵＴ出力はＣＬＫ人力の速麿でトグル動
作を行なわせることが出来る。第２のＤフリップフロッ
プの代りにＤラッチを使う利点は、ＨＯＬＤ入力を＾に
設定することにより、ＤラッチはＤフリップフロップの
Ｑ出力を伝搬させることが出来ることである。トグル・
モードは単純な試験パターン発生器として、又はＩＣ１
０の出力バッフ？２０のパラメータを測定する為に使う
ことが出来る。

第３図は１つの入力（ＩＮ）、１つの出力（ＯＵｌ）、
アプリケーション論理回１？ｔ　ｉｔ分１４、及び２つ
の試験セル１２ｉ及び１２ｊからなる境界走査通路を有
するＩＣの設計の略図である。アプリケーション論１１
ｉｊ回路１４に対する入力が試Ｓ廿ル１２ｉの２対１マ
ルチプレク′ＩＪ２８の出力に接続されていて、ＩＮ’
　と記されている。アプリケーション論理８路の出力は
ＯＵＴ’　と記されており、試験セル１２ｊのＤＩＮ及
びＯＤ１信号に接続されている。

１Ｎ入力が入力試験セル１２１のＤＩＮ入力に入り、２
対１マルチプレクサ２８を通過し、入力試験セルＤＯＵ
Ｔ出力からＩＮ’　を介してアプリクージョン論理回路
１４に出ツノされる。同様に、アプリケーション論理回
路の出力ＯＵＴ’が、出力試ｗＡＩ？ル１２ｊのＤＩＮ
入カニ入す、２対１マルヂプレクサ２８を通過し、出力
試験セルのＯＵｏ［出力からＯＵＴを介してＩＣの出力
となる。入力試験セル１２ｉの００１人力がＩＣの入力
（ＩＮ）に取付けられており、出力試験セル１２Ｊの０
０１人りがアプリクーラ１ン論理回路の出力（ＯＵＴ’
　）に瑠付番プられている。ＩＣのＳＤＩ入力が入力試
験セルの８０１人力に結合され、ＩＣ直列データ出力（
ＳＤＯ）が出力試験セルのＳＤｏ出力に結合されている
。直列データ通路が入力試験セル１２ｉの出力ＳＤＯと
出力試験セル１２ｊのＳＤＩ入力との間に存在し、デー
タをシフトさせる為の試験セルの間の内部接続部を作つ
てイル。ｉｌＪｗバスｌｊ３　（Ａ、Ｂ、ＣＬＫ、ＨＯ
ＬＤ及びＤＭＸ）が両方の試験セル１２１．１２ｊにｉ
続され、両方が同期的に動作することが出来る様にして
いる。

正常モードでは、データがＩＮから入力試験セル１２１
を介してＩＮ’　へ流れ、アプリクージョン論理回路１
４に流れ、アプリターシコン論理回路のＯＵＴ’　から
出力試験セル１２ｊを介してＯＵＴへ流れる。次に例に
よって、試験しル１２１゜１２Ｊが、通常の動作中、第
３図のＩＣの境界で標本化及び挿入試験動作を行なう様
にσる為に、υＩＩＩバス１７から出る制御信号の順序
について説明する。

見ム」ＪＵＬ旌慶 １）最初に両方の試ｗＡセルが正常モード及び休止モー
ドである。

一制御１ス：ＤＭＸ−０、ＢＡ−１１，１０１Ｄ−０，
ＣＬＫ−活動状態。

−（ＢＡが４対１マルチプレク号２２に対して出される
選ばれた制御信号に等しい場合）−アプリケーション論
理回路のＩＮ’入力がＩＣのＩＮ人力によって駆動され
る。

−ｔＣのＯＵＴ出力がアプリケ−ション論理回路のＯＵ
Ｔ’ｌｔｌ力によって駆動される。

−両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリップ７０ツブが現在の１に態
にとどまる。

２）入力及び出力境界データを捕捉する為に１ＣＬＫの
間ロード・モードに入る。

−ＪＩｔＩｌバス：　ＤＭＸ−０，０Ａ−０１、ＨＯＬ
Ｄ＝Ｏ１ＣＬＫ−活動。

一アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩＣのＯＵ　’１’出力がアプリタージョン論ｇｌ！
回路のｏｕ’ｒ’出力によってｌＩｉ！妨される。

−両方の試ｌＩＡヒルのＤラッチが現在の状態にとイま
る。

一両方の試験セルの１）フリップ７０ツブがそのＯＤＩ
入力でクロック動作によって論理レベルになる。

３〉捕捉データをシフトして出す為に２０ＬＫの間シフ
ト・モードに入る。

一訓１１（ス：ＤＭＸ＝Ｏ１ｔ３Ａ＝ｏｏ、１１０ＬＤ
＝０、ＣＬＫ−活動。

−アプリケーション論理回路のＩＮ’　人力がＩＣのＩ
Ｎ入力によって駆動される。

−ＩＣのＯＬＪ丁比出力アプリケーション論理回路のＯ
ＵＴ’出力によって駆動される。

−両方の試験セルのＯラッチが現在の状態にとずまる。

一両方の試験セルのＤフリツプフロツプがＳ　ＤＩ人力
の論理レベルにクロック動作で入る。

４）休止モードに入る。試験完了。

〜１ｌｌｔｌｌバス：　ＤＭＸ＝Ｏ１Ｂ八＝１１、ｌ−
１０１゜１）−０、ＣＬＫ−活動。

一アプリケーション論理回路のＩＮ’　入力が夏ＣのＩ
Ｎ入力によって駆動される。

−Ｉ　Ｃ（１）ＯＵ　ｒ出力がアプリケ−シコン論理回
路のＯＵＴ’出力によって駆動される。

−両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリップフロップが現在の状態に
とずまる。

１　″−タ挿入肋一 １）最初に両方の試験セルは正常モード及び休止モード
にある。

−ＪＮＩＩ＜ス：　ＤＭＸ−０、ＢＡ−１１、Ｎ０ＬＤ
−０、ＣＬＫ−活ｉｌＪ。

一アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩＣのＯＵＴ出力がアプリケーション論理回路のＯＵ
Ｉ”’　出力によって駆動される。

−両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の１ｔＩＡＩ？ルのＤフリップフロップが現在の
状態にとずまる。

２）挿入すべき試験データをロードする為、２ＣＬ　Ｋ
の間シフト壷モードに入る。

−４４’ｍＩバス：　ＤＭＸ−０、ＢＡ−００、ＨＯＬ
Ｄ−０、ＣＬＫ＝活初。

一アプリケーション論理口路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩＣの０ＬＪＴ出力がアプリケーション論理回路のｏ
Ｕ−ｒ’出力によって駆動される。

−両方の試ｗＡｔ？ルのＤラッチが現在の状態にとずよ
る。

一両方の試ＷＡｔフルのＤフリツプフロツプがＳＤＩ入
力の論理レベルにクロック動作で入る。

３）休止ニードに入り、両方の試論セルのＤラッチを挿
入すべき試験データで更新する。

−制御バス：　ＤＭＸ−０，８Ａ＝１１、ＨＯＬＤ　！
　’“０，１．０”、ＣＬＫ−活動。

−アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩｃのＯＵ　Ｔ出力がアプリケーション論理回路のＯ
Ｕ丁′出力によって駆動される。

−両方の試験セルのＤラッチがＤフリップフロップの論
理レベルに更新される。

一両方の試験セルのＤフリップフ〔１ツブが現在の状態
にとずまる。

４）休止−Ｌ−ドにとずまり、ＤＭＸを高に設定して試
験データを挿入する。

−ｔＲ＠ｔ＜ス：　ＤＭＸ−１、ＢＡ−１１、ｌ−１０
ＬＤ−０、ＣＬＫ−活動。

一アプリケーション論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによって駆動される。

−ｔＣのＯＵＴ出りが出力試験セルのＤラッチによって
駆動される。

一両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリツプフロツプが現在の状態に
とずまる。

５）休止モードにとずまり、ＤＭＸを低に設定して試験
データを取出し、試験を完了する。

−制ｊｌｌＪバス：ＤＭＸ−０、ＢＡ−１１、ＨＯＬＤ
−０、ＣＬＫ−活動。

一アプリケーション論′ＭＩ回路のＩＮ’入力がＩＣの
ＩＮ人ツノによって駆動される。

−ＩＣのＯＵＴ出力がアプリケーション論理回路のＯＵ
Ｔ’出力によって駆動される。

−両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリップフロップが現をの状態に
とずまる。

試験モードの問、試験しル１２ｉ及び１２ｊを通る人力
及び出力データの普通の流れが禁止される。試験モード
では、入力試験セル１２ｉがアプリケーション論理回路
のＩＮ’入力を制御して、ＩＣに対するＩＮ入力を観測
する。同様に、出力試験セル１２ｊがＩＣ１０からのＯ
ＵＴ出力を１ｌｌＩＩＩｌシて、アプリケーション論理
回路からのＯＵ丁′出力を観測する。次に例によって、
試験セル１２ｉ及び１２ｊに境界走査試験及び出力バッ
フ７・トグル動作を行なわせる為に、υ制御バスから出
るｔｌｌｌＩＩの順序を説明する。

界　査　験動作順序 １）最初両方の試験セルは正常モード及び休止モードに
ある。

一＠御バス：ＤＭＸ−０、ＢＡ＝１１、ＨＯＬＤ−０，
ＣＬＫ−活動。

一アプリケーション論理回路のＩＮ’入力が１ＣのＩＮ
入力によって駆動される。

−ＩＣ１Ｆ）ＯＵＴ出力がアプリケージ１ン論理回路の
ＯＵＴ’出力によって駆動される。

−両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試ＳヒルのＤフリツプフロツプが現在の状態に
とずまる。

２）第１の出力試験パターンをシフトして入れる為に、
２ＣＬＫの間シフト・モードに入る。

−ＲＡｍｔ＜ス：　ＤＭＸ−０、ＢＡ−００、ＨＯＬＤ
−０，ＣＬＫ−活動。

一アプリケーション論ｌＩｌ！　１回路のＩＮ’入力が
ＩＣのＩＮ入力によって駆動される。

−ＩＣのＯＵＴ出力がアプリケーション論理回路のＯＵ
Ｔ’出力によりて駆動される。

−両方の試験セルのＤラッチが現在の状態にと−まる。

一両方の試験セルのＤフリップフロップが８０１人力の
論理レベルにクロック動作で入る。

３）休止モードに入り、第１の出力試験パターンでＤラ
ップを更新する。

−ｔ／Ｉｍバス：　ＤＭＸ−０，１３Ａ−１１、ト１０
ＬＤ−“０．１．０″、ＣＬＫ−活動。

−アプリケーシコン論理回路のＩＮ″入力がＩＣのＩＮ
入力によって駆動される。

−ＩｃのＯＵＴ出力がアプリケーション論理回路のＯＵ
Ｔ’出力によって駆動される。

−両方の試験セルのＤラッチがＤフリップ７０ツブの論
理レベルに更新される。

一両方の試験セルのＤフリップ７０ツブが現在の状態に
とずまる。

４）休止モードにとずまり、試験モードに入り、第１の
出力試験パターンを印加する。

−＠御バス：ＤＭＸ−１、ＢＡ−１１、ＨＯＬＤ−０、
ＣＬＫ−活動。

一アプリケーション論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによって駆動される。

−ＩＣのＯＵＴ出力が出力試験セルのＤラッチによって
駆動される。

一両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリップフロップが現在の状態に
とずまる。

５）入力及び出力境界データを捕捉する為に、１０ＬＫ
の間ロード・モードに入る。

−ＩＩ　’ｍバス：ＤＭＸ−１、ＢＡ−０１、ＨＯＬＤ
−Ｏ％ＣＬＫ−活動。

一アプリケーション論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによって駆動される。

−ＩＣの０ｔＪＴ出力が出力試験セルのＤラッチによっ
て駆動される。

一両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試験セルのＤフリップ７０ツブがそのＯＤ１人
力の論理レベルにクロック動作で入る。

６）捕捉したデータをシフトして出すと共に、次の出力
テストパターンをシフトして入れる為に、２ＣＬＫの園
、シフト・モードに入る。

−２Ａｍバス：　ＤＭＸ−１、ＢＡ−００、ＨＯＬＤ−
０、ＣＬＫ−活動。

一アプリケーション論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによって駆動される。

−１Ｃの０ＬＪＴ出力が出力試験セルのＤラッチによっ
て駆動される。

一両方の試＃４セルのＤラッチが現在の状ｆ１にとずま
る。

一鉤方の試験ヒルのＤフリップフロップがその８０１人
力の論理レベルにクロック動作で入る。

７）休止モードに入り、Ｄラッチを更新して次の出力試
験パターンを印加丈る。

一制御バス：ＤＭＸ−１、［３Ａ−１１、ＨＯＩ−Ｄ　
ｗ゛０．１．０”　、ＣＬＫ−活動。

−アプリタージョン論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによって駆動される。

−ＩＯのＯＵＴ出力が出力試験セルのＤラッチによって
駆動される。

一両方の試験セルのＤラッチがＤフリップフロップの論
理レベルに更新される。

一両方の試験セルのＤフリップフロップが現在の状態に
とずまる。

８）境界試験が完了するまで、工程５乃至７を繰返し、
その後制御を出して、正常モード及び休止モード（工程
１）に復帰する。

出カバソファφト　ル １）最初に両方の試験セルは正常モード及び休止モード
である。

−ｔ４１ｍバス：　ＤＭＸ−０、ｆ３Ａ−１１、ＭＯＬ
Ｄ−０、ＣＬＫ−活Ｉ！Ｉｌ。

一アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩＣの０ＬＩＴ出力がアプリケーション論Ｉ！！回路
の０ＬＪＴ’　出力によって駆動される。

−両方の試験セルのＤラッチが現在の状態にと曽まる。

一両方の試ＷＡＩ！ルのＤフリップフロップが現在の状
態にとずまる。

２）出力バッファ・トグル・パターンをシフトして入れ
る為に、２０ＬＫの１ｍシフト・モードに入る。

一制御パス：ＤＭＸ−０、ＢＡ−００，１」０ＬＤ−〇
、ＣＬＫ−活動。

一アプリケーシコン論理回路のＩＮ’　入力がＩＣのＩ
Ｎ入力によって駆動される。

−ＩＣの０ＩＪＴ出力がアプリケーション論理回路のＯ
ＵＴ’出力によって駆動される。

−両方の試験セルのＤラッチが現在の状態にとりよる。

一両方の試験セルのＤフリップフロップがそのＳＤＩ入
力の論理レベルにクロック１１作で入る。

３）休止モードに入り、出力ｒｉ験パターンでＤラッチ
を更新する。

一１ｊＪｍｔ＜ス：　ＤＭＸ−０，ＢＡ−１１、ＨＯＩ
−Ｄ　−’“０．１．０″、ＣＬＫ−活動。

−アプリケーション論理＠路のＩＮ’入力がＩＣのＩＮ
入力によって駆動される。

−ＩＣのＯＵＴ出力がアプリケーション論理回路の０Ｌ
ＩＴ’出力によって駆ＩＩ３　＊れる。

−両方の試験セルのＤラッチがＤフリップフロップの論
理レベルに更新される。

一両方の試験セルのＤフリップフ＋］ツブが現在の状態
にとｔまる。

４）休止モードにとぜまり、試験モードに入り、出力試
験パターンを印加する。

−ＩＩＩ／（ス：ＤＭＸ−１，０Ａ−１１、ＨＯＬＤ−
０、ＣＬＫ−活動。

−アプリケーション論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによって駆動される。

−ＩＣのＯＵＴ出力が出力試論セルのＤラッチによって
駆動される。

両方の試験セルのＤラッチが現在の状態にとｔまる。

一両方の試験セルのＤフリツプフロツプが現在の状態に
とずまる。

５）トグル・モードに入り、ＨＯＬ　Ｄ入力を＾に設定
し、トグル試験を開始する（Ｎｉｌのクロック入力に対
し）。

一！１１ｍバス：　ＤＭＸ−１、ＢＡ−１０、ト１０Ｌ
Ｄ＝１、ＣＬＫ−活動。

一アプリケーション論理回路のＩＮ’入力が入力試験セ
ルのＤラッチによって駆動される。

−ＩＣの００丁出力が出ツノ試験セルのＤラッチによっ
て駆動される。

一両方の試験セルのＤラッチがＤフリップフロップから
のデータをＤＯＵＴ出力へ通過′ｉ：５セる。

−両方の試験セルのＤフリップ７０ツブがクロック動作
でＱ−Ｄラッチ出力を入れる。

６）休止モードに入り、Ｉ−１０Ｌ　Ｄ及びＤＭＸ人力
を低に設定し、トグル試験を完了する。

−１ｌｌＩＩｌバス：　ＤＭＸ−０、ＢＡ＝−１１、Ｈ
ＯＬＤ＝０、ＣＬＫ−活動。

一アプリケーション論理回路のＩＮ’入力がＩＣのＩＮ
入力にｊ、って駆動される。

−ＩＣのＯＵＴ出力がアプリケージ１ン論理回路のＯＵ
］′出力によって駆動される。

−両方の試験セルのＤラッチが現在の状態にとずまる。

一両方の試ｗＡｔ？ルのＤフリップ７０ツブが現（Ｅの
状態にとｔまる。

注意：第３図で、トグル試験の間、入）」試験セルのト
グル動作をしたくない場合、別個のＨＯＬＤ大入力使っ
て、出力試験セルがトグル動作をする内、入力試験セル
の出力を強制的に静止状態にすることが出来る。同様に
、別個のｌ１ｊｉｌｌｌ（Ａ及びＢ）によって、出力試
験セルがトグル動作をしている問、入力試験セルを休止
モードにすることが出来る。

次に第４ａ図には、好ましい実施例の両方向試験セル３
０のブロック図が示されている。両方向試験セル３０は
入力／出ｈビンと（支）達して使うことが出来、これを
介して信号が両方向に通ることが出来る。両方向セル３
０は第２図に示す試験セル１２を基本セルとして使い、
両方向動作を行なわせる為の追加の回路を設けである。

具体的に云うと、両方向セル３０が追加の３つのマルチ
プレクサ３２．３４．３６を有する。第１のマルチプレ
クサ３２は２つの入力５ＹＳＧ　（システム３状態付能
）及びＴＳＴＧ　（試験３状態付能）を有する。このマ
ルチプレクサが５ＥＬＧ（付焼選択）信号によりてｔＩ
ＩＩＩｌされる。この信号が、２つの入力の一方を選択
する。第１のマルチプレクサ３２の出力が０８Ｇ　（出
力バツフ？３状ＲＮ能）である。０ＢＧｆｉＡ号がＩＣ
の３状態出力バツフアの出り状態を制御する。

第２のマルチプレクサ３４がＤＩＮＩ、ｉ号及びＤｆＮ
Ｂｆｆｉ号と云う２つの入力を受取る。マルチプレクサ
３４がマルチプレクサ３２の出力、即ちＯＢ　Ｇ　（ｔ
ｉ号によって制御される。ＤＩＮＡ入力はＩＣのアプリ
ケーション論理回路１４の出力であり、ＤＩＮＢ入力は
１１０バツフアからの゛外部人力である。マルチプレク
サ３２からのＯＢ　ａ　信ｑ出力を使って、マルチプレ
クサの３４の入力を選択する。

第３のマルチプレクサ３６は、ＤＩＮＡと、基本試験セ
ル１２のラップ−２６からの非反転出力（ＬＱ）と云う
２つの入力を持っている。第３のマルチプレクサ３６が
Ｉ）　Ｍ　Ｘ信号によって１１６１１される。

第２のマルチプレクサ３４の出力が基本試験セル１２の
ＯＤＩ入力に接続される。第３のマルチプレクサ３６の
出力はＤＯＵＴΔと記されており、基本試論セル１２か
らのＤ　ＯＵ　Ｔ信号がＤＯＵＴＢと記されている。

動作について説明すると、ＯＢＧ出力が、ＳＥＬ、　Ｇ
入力が低である時、５ＹＳＧ入力（正常モード３状ｉ　
ａｘ＋　ｗ入力）によって駆動される。５ＥＬＧ入ノＪ
が高である時、第１のマルチプレクサ３２の０１３Ｇ出
力が７８１０人力（試験モード３状態υ１１１１人力）
によって駆ｖ１される。第４ａ図では、ＯＢ　Ｇ信号の
低出力により、出力バッファが作動し、ＯＢＧ信号の高
出力が出カバソファを３状態にすると仮定している。

第２のマルチプレクサ３４が第１のマルチプレクサ３２
からのＯＢＧ出力によって制御される。

第２のマルチプレクリの目的は、２つのデータ人力ＤＩ
ＮＡ又ｕＤＩＮ［３の一方を基本試験セルのＯＤＩ入力
に結合して、［１−ド初作の間、適当な信号を標本化す
ることが出来る様にすることである。第２のマルチプレ
クサ３４に対するＤＩＮＡ入力はアプリケーション論理
回路からの出力である。第２のマルチプレクサの選択人
力ＯＢＧが低に設定されていて、アプリケーション論理
回路からの出力動作を示す時、ＤＩＮＡ（ａ号が基本試
験セル１２の０１）Ｉ入力に結合され、ロード動作の間
、標本化することが出来る。第２のマルチプレクサの選
択人力ＯＢＧが高に設定されていて、アプリケーション
論理回路に対する入力動作を示す時、ＤｔＮＢ信号が試
験セル１２のＯＤＩ入力に結合され、ロード動作の問、
標本化することが出来る。第３のマルチプレクサ３６が
試験セル１２にも送られるＤＭＸ信号によって制御され
る。試Ｊ１１ｔ／ル１２のＬＱ比出力、試験セル１２の
内部にあるＤラッチ２６の出力である。ＬＱ比出力、ロ
ード及びシフト動作の間、Ｄ　ＯＵ　Ｔ　Ａ出力信号を
試験モードで一定に保持することが出来る様にする。試
験セル１２及び第３のマルチプレクサ３６に対する０Ｍ
Ｘ入力が低に設定されている時、両方向セル３０は正常
モードである。正常モードでは、ＤＩＮＡ出力が第３の
マルチプレクサ３６を通過し、セルのＤＯＵＴＡ出力か
ら出力され、Ｉ１０バッファの田カバッファ郡分に対し
、アプリケーション論理回１１１４からの通常のデータ
出力通路を設定する。同様に、正常モードでは、ＤＩＮ
［３人力が試験セル１２の中にある２対１マルチブレク
ナ２８を通過し、セルのＤＯＬＪＴＢ出力から出力され
゛、Ｉ１０バッファの入カバソファ部分からＩブリケー
ション論理回路１４への通常のデータ入力通路を設定す
る。

試験セル１２及び第３のマルチプレクサ３６に対する０
ＭＸ入力が高に設定されている時、両り向試験セル３０
は試験モードになる。試験モードでは、試験セルのＬＱ
試験データ出力が第３のマルチプレクサ３６を通過し、
セルのＤＯＵＴＡ出力から出力され、試ＷＡヒル１２か
らＩ１０バッファの出力バラフッ部分への試験データ出
力通路を設定する。同様に、試験モードにある時、内部
試験セルのＬＱ試験データ出力が試験セルの内部の２対
１マルチプレクサ２８を通過し、試験セル１２のＤＯＬ
ＩＴＢ出力から出力され、試験セル１２からアプリケー
ション論理回路１４へのデータ出力通路を設定する。

第４ｂ図には、両方向バッファ及びアプリケーション論
理回路１４の間に接続された両方向試験セル３０のブロ
ック図が示されている。データ出力動作を実施−４６時
、出力バッフ７３８がＯＢＧによって付焼される。正常
モードでは、アプリケーション論理回路１４からのデー
タがＤＩＮΔ入力から両方向試験セル３０を通過し、Ｄ
　ＯＵ　Ｔへ出力から出力バッフ７３８に結合される。

試験モードでは、両方向試験セル３０に記憶されている
試験データがＤＯＬＪＴＡ出力を介して出力バッフ７に
供給され、出力バッフ７３８を通過して、Ｉ１０ビン４
０に印加される。

データ入力動作を実施する時、出力バッフ？が０［３Ｇ
信号により高インピーダンス状態になる。

正常モードでは、１１０ビン４０からのｒ−夕が入力バ
ッファ４１及びＤＩＮ［３人力を介して両方向試験セル
３０に入り、試験セル３０を通過し、ＤＯＵＴＢ出力を
介してアプリケーション論理回路に印加される。試験モ
ードでは、試験セル３０に記憶されている試験データが
ＤＯＵＴＢ出力からアプリケーション論Ｊ！ｌ！回路に
印加される。

第５図には試験セル１２の特定の構成を示す回路図が示
されている。この構成はマルチプレクサ２２．２８、Ｄ
フロツブ２４及びラッチ２６を有する。

第１のマルチプレク４Ｊ２２ｕ独立の６つの入力信号を
持っている。ＳＤＩ信号がカスケード接続の２つのイン
バータ１０８．１１０に入力される。

その結果インバータ１１０から出る出力が伝送ゲート１
１２に入力される。伝送ゲートは、Ｐチャンネル形トラ
ンジスタのソース及びドレインの両方をＮチャンネル形
トランジスタに結合することによって形成される。伝送
ゲート１１２の出力が伝送ゲート１１４の出力並びに伝
送ゲート１１６の入力に結合されている。同様に、伝送
ゲート１１６の出力が伝送ゲート１２２の出力及びカス
ケード接続の１対のインバータ１１８．１２０の入力に
結合されている。インバータ１２０の出力がマルチプレ
クサ２２の最終的な出力を表わす。

マルチプレクサ２２に対するＯＤＩ入力が伝送ゲート１
１４に接続されている。伝送ゲート１１４の出力が伝送
ゲート１１２の出力及び伝送ゲート１１６の入力に結合
されている。

マルチプレクサ２２に対する第３の入力がラッチ２６の
反転出力である。この信号が伝送ゲート１２４に入力さ
れる。伝送ゲート１２４の出力が伝送ゲート１２６の出
力及び伝送ゲート１２２の入力に結合されている。

マルチプレフナ２２に対する１４の入力がＤフリップ７
０ツブ２４の出力である。この信号が伝送ゲート１２６
に入力される。伝送ゲート１２６の出力が伝送ゲート１
２４の出力及び伝送ゲート１２２の入力に結合されてい
る。この結果伝送ゲート１２２から出る出力が伝送ゲー
ト１１６の出力に結合されている。

マルチプレクサ２２の残りの２つの入力が、マルチプレ
クサ２２の中にある種々の伝送ゲートに対する選択信号
として作用する。先ず入力信号Ａがインバータ１２８に
接続される。インバータ１２８の出力がインバータ１３
０の入力に接続される。インバータ１２８の出力は更に
伝送ゲート１１４．１２６のＰチャンネル形ゲートにも
接続される。同じ出力が伝送ゲート１１２．１２４のＮ
チャンネル形ゲートに接続される。インバータ１３０の
出力が伝送ゲート１１２．１２４のＰチャンネル形ゲー
ト及び伝送ゲート１１４．１２６のＮ″１−　ｖンネル
形ゲートに接続される。

マルチプレクサ２２に対する８入力も選択信号として使
われる。８入力がインバータ１３２に接続される。イン
バータ１３２の出力がインバータ１３４に接続される。

更にインバータ１３２の出力が伝送ゲート１２２の、Ｐ
チャンネル形ゲート及び伝送ゲート１１６のＮチャンネ
ル形ゲートに接続される。インバータ１３４の出力が伝
送ゲート１２２のＮチャンネル形ゲート及び伝送ゲート
１１６のＰチャンネル形ゲートに接続される。

Ｄフリップ７０ツブ２４がクロック人力ＣＬＫ及びマル
チプレクサ２２の出力の両方に接続されている。Ｄフリ
ップ７０ツブ２４の中では、クロック信号がインバータ
１４０に入力され、その出ノＪを使ってＮチャンネル形
トランジスタ１４２のゲートをｖ４１１Ｉする。クロッ
ク信号はＮチャンネル形トランジスタ１４４のゲートを
＆ｌＪ　ａ　する為にも使われる。Ｄフリップフロップ
２４のＤ入力がＮチャンネル形トランジスタ１４２の第
１のソース／ドレインに接続される。トランジスタ１４
２の第２のソース／ドレインがインバータ１４６の入力
に接続される。インバータ１４６の出力がＮチャンネル
形トランジスタ１４４の第１のソース／ドレインに接続
されると共に、インバータ１４８の入力に接続される。

インバータ１４８の出力がインバータ１４６の入力に接
続される。トランジスタ１４４の第２のソース／ドレイ
ンがインバータ１５０の入力に接続される。インバータ
１５０の出力がインバータ１５２の入力及びインバータ
１５４の入力に接続される。インバータ１５４の出力が
インバータ１５０の入力に接続される。インバータ１５
０の出力は伝送ゲート１２６の入力にも接続されている
。インバータ１５２の出力がＤスリップ７０ツブ２４の
反転出力である。Ｄフリップフロツブ２４の反転用りが
インバータ１５６に入力される。インバータ１５６の出
力が試験セルのＳＤＯ出力である。

Ｄフリップ７０ツブの出力（インバータ１５０の出力）
がラッチ２６のＤ入力に接続されている。

この入力がＮチャンネル形トランジスタ１６０の第１の
ソース／ドレインに接続される。Ｎチャンネル形トラン
ジスタ１６０の第２のソース／ドレインがインバータ１
６２の入力に接続される。ラッチ２６の中では、インバ
ータ１６２の出力がインバータ１６６の入力及びインバ
ータ１６４の入力に接続されている。インバータ１６６
の出力がインバータ１６２の入力に接続されている。イ
ンバー９１６２の出力はラップ−２６の反転出力を表わ
す。前に述べた様に、この反転出力が伝送ゲート１２４
を介してマルチブレフナ２２に接続される。インバータ
１６４の出力がラッチ２６の非反転出力を表わし、これ
がマルチプレクサ２８に接続されている。ラッチ２６は
、Ｎチャンネル形トランジスタ１６０のベースに対する
保持電圧入力によって制御される。

試験セルの中にある第２のマルチブレフナ２８はＤＩＮ
１インバータ１６４の出力及びＤＭＸと云う３つの別々
の入力を持っている。ＤＩＮ信号がＰデシンネル形トラ
ンジスタ１７０及びＮチャンネル形トランジスタ１７２
のそれぞれ一方のゲートに接＃Ａされる。インバータ１
６４の出力がＰチャンネル形トランジスタ１８２、Ｎチ
ャンネル形トランジスタ１８４のゲートに接続される。

０ＭＸ入力がＮチャンネル形トランジスタ１７４゜１７
６．１７８のゲートとＰチャンネル形トランジスタ１８
０のゲートに接続される。Ｎｆｐチャンネル形トランジ
スタ１７８１のソース／ドレインがＶ。０に接続され、
１１２のソース／ドレインが節１９６に接続される。１
ｈ１様に、Ｎチャンネル形トランジスタ１７６の第１の
ソース／トレインがアースに接続され、第２のソース／
ドレインが部１９６に接続される。史に節１９６がＰチ
ャンネル形トランジスタ１８８のゲートとＮチャンネル
形トランジスタ１８６のゲートに接続される。Ｐチャン
ネル形トランジスタ１８８及び１８０の第１のソース／
ドレインが結合され、■、Ｃに接続されている。Ｐチャ
ンネル形１〜ランジスタ１８８゜１８０の第２のソース
／ドレインが夫々Ｐチャンネル形トランジスタ１８２．
１７０の第１のソース／トレインに接続される。Ｐチャ
ンネル形トランジスタ１８２．１７０の第２のソース／
ドレインが結合され、節１９４に接続される。Ｎチャン
ネル形トランジスタ１８４．１７２の第１のソース／ド
レインが結合され、節１９４に接続される。

Ｎチャンネル形トランジスタ１８４．１７２の第２のソ
ース／トレインが、夫々Ｎチャンネル形トランジスタ１
７４．１８６の第１のソース／ドレインに接続される。

Ｎチャンネル形トランジスタ１７４．１８６の第２のソ
ース／ドレインがアースに接続される。節１９４がＮチ
ャンネル形トランジスタ１９２．１９０のゲートに接続
される。

Ｎチャンネル形トランジスタ１９２の第１のソース／ド
レインがｖＣｃに接続される。Ｎチャンネル形トランジ
スタ１９２の第２のソース／ドレインがＮ　ｆ−？ンネ
ル形トランジスタ１９０の第１のソース／ドレインに接
続され、この組合Ｕ信号が試験セルのＤＯｔＪＴｃ弓を
表わす。Ｎチャンネル形トランジスタ１９０の第２のソ
ース／ドレインがアースに接続される。

この発明は観３ｍ能力データ入力（ＯＤ　Ｉ　）に高速
性能を持ち、シフト・データ入力（ＳＤＩ＞の保持時間
をゼロに保ち、ＳＤＩの設定時間を増加し、クロックの
変化からＳＤＯ出力までの伝搬の遅延を増加する。ＳＤ
Ｉの保持時間がゼロであることにより、カスフード形式
の場合の異常なデータ伝搬の問題がなくなる。、ＳＤＩ
の設定時間が大きいこと並びにクロックからＱまでの遅
延を若干増加したことにより、クロックのス４ニーの余
裕を高め、こうして試験セルの種々の部品の間のスキュ
ーによる伝搬誤差をなくす。

直列データ入力を遅くし、こうして設定時間を長くする
為に、第１のマルチプレクサ２２には２つの弱いインバ
ータ１０８，１１０を使っている。

こう云うインバータはＳＤＩ入力にだけ使われるから、
この方法により、００１人力の性能の低下が入込むこと
はない。ＳＤＯへの出力通路に別の２つのインバータ１
５０．１５２を挿入して、り０ツクからＱまでの伝ｌｌ
１１１延を若干長くする。５ＰＩＣＥの特徴づけにより
、この発明は最小／最大ＳＤＩ設定が２／１４ノ一ノ秒
、８０１保持時間がゼ［１、最小／最大クロック−〇遅
延が０．９５１５．９６ナノ秒であることが判った。こ
のデータから、最小／最大のクロック・スキュー余裕は
２．９６／１９．９６ナノ秒になる。

この発明の試験セルは従来に較べて１ｍ要な利点を持つ
。第１に、この発明の試験セルは、全体的な試験時間を
短縮する為に、内部及び外部の境界試験を同時に実施す
る為に使うことが出来る。第２に、試験セルは、親の集
積回路の通常の動作中、境界のデータを標本化しゾはデ
ータを挿入することが出来る。第３に、試験セルはフリ
ーランニングの試験りＯツクと動作が同期している。第
４に、この発明は、パラメータの１宥が得られる様にす
る為、並びに境界試験を容易にする為、ＩＣのアプリケ
ーション論理回路から独立に、ｔＣの出力バッファのト
グル動作を行なわせる方法を提供する。第５に、この試
験セルは自己試験能力がある。

この発明の試験セル１２の機能は、セル・ライブラリィ
を使うことよって高めることが出来る。

このライブラリィには、追加の回路をＩＣ１０に使われ
る１つ又は更に多くの試験セル１２に設Ｇｊて、強化し
た試験回路にすることが出来る。このような回路のライ
ブラリィを設けて、回路の設置１技術者が特定のＩＣ１
０の注文設ｉ１が出来る様にする。

第６図には、この発明の試験セルとＩｌｌ連して、マス
ク可能な比較器論理回路部分２００が示されている。マ
スク可能な比較器論理０路部分２００は、ある条件に応
答して試験を実施する為の比較試験の特徴を追加するも
のである。

マスク可能な比較器論理回路部分２００は、Ｘ０１＜ゲ
ート２０２及びナンド・ゲート２０４を有する。ＸＯＲ
ゲート２０２は２つの入力を持ち、第１の入力が試ｗＡ
セル１２に対するＤＩＮ及び０ＤＩ入力に接続され、第
２の入力が予想データ（ＥＸＰＤ）（ｉｆｆｉ号に接続
されている。ナンド・ゲート２０４も２つの入力を持ち
、一方の入力がＸＯＲゲート２０２の出力に接続され、
もう１つの入力が比較マスク（ＣＭＰＭＳＫ）信号に接
続されている。ナンド・ゲート２０４の出力が比較出力
（ＣＭＰＯＵＴ）信号である。

マスク可能な比較器論理回路部分２００は、試験セル１
２のＤＩＮ入力に現れる論理レベルを、ＥＸＰＤ入力に
現れる予定の論理レベルと比較する手段になる。ＤＩＮ
入力及びＥＸＰＯ入力の論理レベルが符合すれば、排他
的オア・ゲートの出力が飢に駆動される。ＤＩＮ入力及
びＥＸＰＤ入力の論理レベルが符合しなければ、排他的
オアφゲートの出力は高に駆動される。排他的オア・ゲ
ートからの低レベル出力（符合状態）により、ナンド・
ゲートはＣＭＰＯＵＴ出力に高レベルを出力する。排他
的オア・ゲート２０２からの高レベル出力（符合せず）
は、ナンド・ゲート２０４に対するＣＭＰＭＳＫ入力が
低レベルでなければ、ナンド・ゲート２０４にＣＭＰＯ
Ｕ丁出力に低論理レベルを出力させる。

比較器論理回路部分２００のＣＭＰＯＵＴ出力が＾論理
レベルであることは、この特定の試験セルを通過する入
力又は出力境界信号が予想状態に等しいことを示ず。集
積回路のことごとくの入力及び出力信号に同様な試験セ
ルを設けると共に、種々の試験セルからの全てのＣＭ　
Ｐ　ＯＵ−ｒ信号が畠である状態を検出する論理回路を
一緒に設けることにより、集積回路の入力及び出力の範
囲全体にわたって予想した境界状態が発生したことを検
出することが可能である。

ある境界比較の用途では、集積回路の１つ又は更に多く
の入力並びに／又は出力の状態はｘｉｌＩ係であること
がある。こう云う場合、比較器論理回路部分２００は強
馴的に比較動作をマスクして、比較動作の結果に関係な
く、ＣＭＰＯＵＴ出力に高レベルを出力することが出来
る。こう云うことが出来ることにより、集積回路の設計
の境界に沿って、「ドントケア」比較状態を設定するこ
とが出来る。ドントケア状態は、特定の試験セルのＣＭ
ＰＭＳＫを低論理レベルに設定することによって達成さ
れる。ＣＭ　Ｐ　Ｍ　Ｓ　Ｋ入力に低レベルが印加され
た全ての試験セルは、そのＣＭＰＯＵＴ出力から高論理
レベルを出力する。ＣＭＰＯＵＴ出力を強１１目的に高
にすることにより、ドントケア状態を持つ試験セルは、
集積回路の境界にある他の試験セルで行なわれている比
較の全体的な結果に影響しない。

ある用途では、試験セルは、試験を容易にする為に、集
積回路の境界に擬ランダム・パターン発生（ＰＲＰＧ）
及び／又は並列署名解析（ＰＳＡ）能力を持つことが要
求されることがある。ＰＲＰＧモードでは、直列接続し
た一連の試験セルのＤＯＬｊＴ出力から擬うンダム出カ
バターン順序を発生さぼることが出来る。ＰＳＡモード
では、直列接続した一連の試験セルに、ＤＩＮ入力に現
れるデータを試験の為の「署名」に圧縮する様にするこ
とが出来る。

ＰＳＡ試験論理を実施することが出来る好ましい構成の
ライブラリィ・セルが第７ｙ４に示されている。基本試
験セル１２の入力及び出力は第２図について説明したイ
Ｒ号である。更に、ＰＳＡｉｉ！理回路部分２０６がデ
ータ・マスク（ＤＡＴＭＳＫ）及びＰＳＡ付能付焼ＳＡ
ＥＮＡ）と云う２つの入力イス号を受取る。ＤＡＴＮＳ
Ｋ及びＰＳＡＥＮＡ入力は制御バスの延長である。

ＰＳＡ論理回路部分２０６は排他的オア・ゲート２０８
及び２つのナンド・ゲート２１０．２１２で構成される
。ナンド・ゲート２１０がＤＡＴＭＳＫ信号とＤＩＮ入
力信号とに接続されている。

ナンド・ゲート２１２がＰＳＫＥＮＡ信号とＳＤＩ信号
とに接続されている。ナンド・ゲート２１０．２１２の
出力が排他的オア・ゲート２０８の入力に接続される。

排他的Ａア・ゲートの出力が基本試験セル１２の００１
人力に接続される。

ＰＳＡ論理回路部分２０６を基本セル１２に取付けた時
、ＤＩＮ人力に対する００１人力の菖通の接続を変更し
て、直接接続にならない様にする。

然し、ロード動作の間、ＯＤＥ入力を介して試験データ
を捕捉するとムう基本的な機能は依然として有効である
が、ＰＳＡ試験論理を介してロード動作に対処する為に
は、次に述べる加算用及び信号の配送が必要である。他
の全ての機能（休止、シフト及びトグル）並びにそれに
必要なセル聞の相互接続は同じま１である。

基本的なロード動作を行なう為、論理回路部分２０６に
対するＤ　Ａ　Ｔ　Ｍ　Ｓ　Ｋ及びＰＳＡＥＮＡ入力は
夫々高及び低の論理レベルに設定する。この状態では、
ＰＳＡ論理回路部分は、ＤＩＮ入力からナンド・ゲート
２１０及び排他的オア・ゲート２０８を通り、基本試験
しル１２の００夏入力に至る配送通路を作る。ロード動
作を行なう時、試験セル１２がＰＳＡ論理日路部分２０
６を通る配送チャンネルを介して、ＤＩＮ入力の論理レ
ベルを捕捉する。

試験セルがＰＳＡ動作を行なうべき時、ＭＳＫＤＡＴ及
びＰＳＡＥＮＡ入力が両方とも高論理レベルに設定され
、基本試験セル１２に対する制御を出して、０−ド動作
を実施する。この様にＭＳＫＤＡＴ及びＰＳＡＥＮＡ入
力が設定されると、ＰＳＡ論理回路部分２０６は、ＤＩ
Ｎ及びＳＤＩ入力に存在する論理レベルに対して排他的
Ａ°ア作用をし、その結果を試験セル１２のＯＤＥ入力
に対して出力する。ロード動作の問、試験セル１２がＯ
Ｄ■入力を標本化し、排他的オア動作の結果を記憶する
。各々の試験セル１２で実施される局部的な排他的オア
動作及びロード動作が、０列シフトの為の（即ち、１つ
のセルのＳＤＩを別のセルのＳＤＯに接続する）及び多
項式フィードバックの為の所要のセル間接続と共に、境
界走査署名解析ａ造を構成する基本となる。

ＰＳＡ動作の問、ＰＳＡ論理口路部分２０６が、排他的
オア動作に対するＤＩＮ入力の影響をマスクする手段に
なる。このマスク動作は、ＰＳＡＥＮＡ入力を高にした
よ）、ＭＳＫＤ八■入へを低に設定することによって行
なわれる。ＭＳＫＤＡＴ入力が低に設定されると、ＰＳ
／ｌｊＪ＠路部分２０６はＳＤＩ入力を試験セル１２の
ＯＤＩ入力に結合し、前段のセルのＳＤＯ出力の鎗だけ
が標本化され、試験セル１２に記憶される。こう云うこ
とが出来ることによって、ＰＳＡ動作の闇、集積回路の
境界で、１つ又は更に多ぐの試験セルのＤＩＮ入力に付
属する信号をマスクすることが出来る。

ＰＲＰＧ動作を試験セルが行なう時、＠御を出して、試
験セル１２に８０１人力からＳＤＯ出力へのシフト動作
を行なわせる。

ＰＲＰＧの間、一連の試験セル１２にデータをシフトさ
せて、擬うンダム出カバターンを発生させる。こうして
得られた擬ランダム・パターン発生出力は、走査通路の
長さと、走査通路内にある試験セル１２の多項式フィー
ドバック接続とによって決定される。更に、試験セルに
対するＨＯＬＯ及び０ＭＸ入力を高に設定して、発生さ
れた試験信号を試験セルのＤＯＵＴ出力の外へ送出すこ
とが出来る様にする。

ＰＲＰＧ及び／又はＰＳＡの試験特徴を持つ試験セルを
使う用途では、集Ｗ４回路の境界にある試験セルの特定
の群又は範囲に合せて、試験セル１２の間の多項式フィ
ードバック接続の調節が出来る様にする為に、プログラ
ム可能な多項式タップをｗＪけるのが有利である。この
特徴を使う利点は、（１）集積回路の設計に於ける試験
セルの構成がａｔｔｔになること、（２）外部多項式タ
ップを追加する必要がなくなること、（３）全ての必要
な論理回路が各々の試験セル１２の中にあるから、集積
回路の配ｄ内での試験セルの配置及び信号の配送が改善
されることである。

基本試験セル１２、ＰＳＡ論理回路部分２０６及びプロ
グラム可能な多項式タップ２１４で構成されたａ＋ｔＳ
回路の好ましい例が第８図に示されている。試！Ｉむル
１２及びＰ　Ｓ　Ａ　！ｉ　ｌ！回路部分に対する入力
及び出力は第７図に示すものと同じである。プログラム
可能な多項式タップ論理回ｒＢ部分２１４はこの他に２
つの入力信号、即ち多項式タップ付１１　（ＰＴＥＮＡ
）及びフィードバック入力（ＦＢ　Ｉ　）と、追加の１
つの出力信号フィードバック出力（ＦＢＯ）とを必要と
する。ＰＴＥＮＡｖｉ号が−ｊ　ＩＩ＋　／（スノ延Ｊ
％Ｔ”＃ル。Ｆ’１３１及ｉｆ、ＦＦＢＯ信号が、ＰＲ
ＰＧ及び／又ＬｔＰＳＡ試験動作に要求される多項式フ
ィードバック回路を構成する為の、試ＪＩｌＩＬ５回路
の間の相互接ａＳＳとなる。プログラム可能な多項式タ
ップ論Ｉｔ部分は排他的ノア・ゲート２１６及びナンド
・ゲート２１８で構成される。ナンド・ゲートが関連し
た試験セル１２のＳＤＯ出力とＰＴＥＮＡ信号とを入力
として受取る。

排他的ノア・ゲート２１６がナンド・ゲート２１８の出
力とＦＢＩｔＢ号を受取る。排他的ノア・ゲート２１６
の出力がＦＢＯ信号である。

ＰＲＰＧ又はＰＳＡを実施するのに要求されるＩ要な能
力は、走査通路内にある全ての又は選ばれた一群の試験
回路の論理状態の排他的オフに基づくフィードバック回
路を設けることである。このフィードバック回路の結果
が、走査通路の最初の試験！ｉＩ１ｍに入力され、フィ
ードバック・ループをｍじる。第８ＷＪでは、ナンド・
ゲート２１８及び排他的ノア・ゲート２１６の組合せが
、フィードバック回路にある特定の試験回路の論理状態
を含めたり除外したりすることが出来る様にする。

同様なプログラム可能な多項式タップ論理回路部分を持
つ試験回路は第９ａ図に示す様に相ｒＬ接続することが
出来る。ＰＲＰＧ／ＰＳ△論理回路部分及びプログラム
可能な多項式タップ論理回路部分を持つ４つの試験回路
２２０ａ乃至２２０ｄが、１次直列データ入力（１）Ｓ
ＤＩ）から１次直列データ出力（ＰＳＤＯ）信号まで走
査通路内に相ｒＬ接続されている。各々の試験セル２２
０ａ乃至２２０ｄのプログラム可能な多項式タップ論理
回路は、後続の試験回路のＦロＯ出力信号が先行フる試
験回路のＦＢＩ入力に入力を供給り゛る様に相互接続さ
れている。例えば、試験回路２２０ＣのＦＢＯが試験セ
ル２２０ｂのＦＢＩに接続されている。各々の試験回路
２２０ａ乃ｆ、　２２０　ｄに対するＰＴＥＮＡ入力が
ＰＴＥＮＡバスから印加される。フィードバック選択（
ＦＢＳＥＬ）入力（Ｉｌ１１１１／＜；Ｍｌ　７）Ｍ長
）　＄、ｍ　１　ノｆｉｉＥＪ１１回ｍ　２２０ａの人
力にあるマルチプレクサ２２２を制卸する。このマルチ
プレクサが試ｓ　ｔｑ路２２０ａの８１〕１人力に供給
する。最後の試験回路２２０ｄのＦＢＩ入力が低論理レ
ベルに結線され、最後の試験回路２２０ｄのプログラム
可能な多項式タップ論理回路に影響を持たない様になっ
ている。

通常のシフト動作の間、直列データがＰＳＤ　１に入り
、試験セルを通って、ＰＳＤＯから出て行く。ＰＲＰＧ
又はＰＳＡモードにした時、第１の試験回路２２０ａの
入力にあるマルチプレクサ２２２が、フィードバックの
結果（ＦＢＲ）信号を第１の試験回路２２０ａのＳＤＩ
入力に接続される様に選択する。試験回路２２０ａ乃至
２２０ｄにあるプログラム可能な多項式タップ論理回路
が、ＦＢＩ及びＦＢＯの結線接続部と組合さって、ＰＲ
ＰＧ及びＰ　Ｓ　Ａ　ｆｌｌＪ作に必要な排他的オフ・
フィードバック回路を形成する。試験回路のＰＡＥＮＡ
人力が高であれば、その試験回路２２０の試験ヒル１２
の論理状態がフィードバック回路に含まれる。試験回路
のＰＴＥＮＡ人力が低であれば、その試験回路の試験セ
ル１２の論理状態はフィードバック回路に含まれない。

ある用途では、何れもＰＲＰＧ／ＰＳＡ及びプログラム
可能な多項式論理回路を持つ一連の試験セル１２で構成
された１次走査通路を区間に仕切ることが必要になるこ
とがある。１次走査通路の各々の区間は第９ｂ図に示す
様に構成して、１次走査通路内に多数の局部的なＰＲＰ
Ｇ／ＰＳΔ試験機能を持たせることが出来る。走査通路
の各々の区間は第９ａ図に示すフィードバック接続を持
っていて、走査通路のその区間にある適当な試験ヒル１
２が８部的なフィードバック回路に含まれる様に選ぶこ
とが出来る様にする。各々の局部的なフィードバック回
路のフィードバックの結果（ＦＢＲ＞が、マルチプレク
サを介して、走査通路のある区間にある第１の試験セル
１２まで結合される。

ＰＳＡ試験論理回路は′ｍ４図の両方向試験ヒルにも含
めることが出来る。ＰＳＡ試験論叩回路を含めると、一
方向の場合について述べたのと同じ利点が両方向試験セ
ルに得られる。

基本試験セル１２、両方向マルブプレクサ論理回路及び
Ｐ　Ｓ　Ａ論理回路部分２０６で構成された好ましい試
験回路の例が第１０図に示されている。

この試験回路に要求される入力及び出力信号は、第４図
及び第８図について述べたものと同じである。ＰＳＡ論
理口路を持つ両方向試験回路を作るのに必要な唯一の変
更は、ＰＳＡ論理回路を挿入して、次の様な結線をする
ことである。（１）第２のマルチプレクサ３４の５ＥＬ
ＯＤＩ出力を第７図でＤＩＮに接続すると示したＰＲＰ
Ｇ／ＰＳＡナンド・ゲート２１０の入力に接続する。（
２）試験セルに付属するＳＤ１入力を第７図に示すＰＲ
ＰＧ／ＰＳＡナンド・ゲート２１２の入力に接続する。

（３）ＰＲＰＧ／ＰＳＡ排伯的オア・ゲート２０８の出
力を試験セル１２のＯＤＩ入力に接続する。

第１１図はＰＲＰＧ／ＰＳＡｌｆｍＪｌ！回路部分２０
６及び多項式タップ論理回路部分２１４の両方を持つ両
方向試論回路を示１゜第１１図の回路は第１０図の回路
と同一であって、更に、第８図に示した様に、多項式タ
ップ論］！Ｉ！回路部分２１４が試験ヒル１２に接続さ
れている。同様に、マスク可能な比較論理回路を含む両
方向試験セルとか、マスク可能な比較論理回路、ＰＲＰ
Ｇ／ＰＳＡ！埋回路及び多項式タップ論理回路を含む両
方向試論回路と云う様に、ライブラリィ・セルのこの他
の組合せを両方向試論回路に利用することが出来る。

この発明のセル・ライブラリィを第２Ｎ４の基本試験セ
ル１２に国連して説明したが、その考えは、別のアーキ
テクチュアを持つ基本試験セル１２にも使うことが出来
る。ライブラリィ・セルは、種種の異なる１１１４回路
試験構造を構成する為に使うことの出来る様な、ある範
囲のビット・スライス試験可否検査セルを集積回路の設
計技術者に提供する。ライブラリィ・セルの形で試験の
解決策を提供する利点は、く１）集積回路の設計で試験
アーキテクチュアの構成が簡単になること、（２）自動
化出来る様な構造的な試験方法が得られること、（３）
新しい集積回路を設計する度に、特別の試験方式を構成
する必要がなくなること、（４）全ての必要な試験論理
回路が試験回路の中にあるから、試験アーキテクチュア
の配置及び信号の配送が改Ｉされること、及び（５）そ
の中から所望の試験可否検査の特徴を選択することが出
来る様な基準を顧客に提供することである。

ＩＣ乃至システム・レベルの試験を容易にする為、レジ
スタ、ラッチ、バッファ又はトランシーバの様な標準的
な棚卸の部品を、試験セル１２で構成された試験インタ
ーフェース及び境界走査通路を含む様に設計することが
出来る。−層高い組立てレベルでの試験をｍｔｓｔにす
る為に、試験ｌ１ｌｉＩＩＩを標準的な部品で構成する
ことは、ハードウェア・システムの試験及びｆｉＩｌｌ
のコストを切下げる方法になる。

今日、配線板及びシステムの試験には、高価な試験装置
及び機械的なプローブ方式を使うことが必要である。あ
るシステムの中にある配線板を試験する為には、試験装
置に対して試験の為のアクセスが出来る様にそれを取外
さなければならない。

直列試験インターフェースを介してアクセスが可能であ
る履込みの試験ａｍを持つ標準的な部品であれば、試験
が簡単になる。この様な部品を用いる配線板の設計は、
それがシステム内にある間に、直列試験バスを介して試
験することが出来る。

更にこう云う装置は、−層的甲で、−層コストの安い試
験装置で試験を行なうことが出来る様にする。更に、従
来の配線板の設計では、部品の密度の為に、回路のプロ
ーブ検査が物理的に出来ないことがある。この場合、部
品内に埋込まれた試験回路を介してしか、試験を行なう
ことが出来ない。

第１２図は試験区切り装２１２２６．２２８によって、
組合せ論理回路２２４を観測し丁［つｌ１ｌＪ　ＩＩＩ
する場合を示す。試験区切り装置２２６，２２８は、バ
ッファ、ラッチ、レジスタ又はトランシーバの様な多数
の周知の装置に基づくものであってよい。

例として、区切り装置２２６．２２８が８ビット・レジ
スタであると仮定づる。組合Ｉｉ論理回路は回路内での
試験能力を持たない任意の数の回路で構成することが出
来る。

入力試験レジスタ２２６が、本来は組合せ論理回路に送
られる筈のデータを観測し、組合ぜ論理回路２２４をｔ
Ｉｌｌ　ｍする為に、データを出力することが出来る。

出力試験レジスタ２２８は組合せ論理回路２２４からの
データ出力を１！謝して、本来は組合せ論１１Ｗ４ｍ　
２２４の出力に接続ξれるＩＩＦに対する出力をＩＩＩ
Ｉｌすることが出来る。入力試験レジスタ２２６が直列
データを受取り、出力試験レジスタ２２８に対して直列
データを出力する。

入力を観測して出力を制御することにより、試験レジス
タ２２６，２２８は、前に第１図について述べたのと大
体同じ様に、組合せ論理回路２２４を試験することが出
来る。

第１３図は１実施例の試１ｍ＠１１２２６を示す。

データ人力Ｄｏ−０７が入力バッフ７２３０を介して試
験装置！２２６に入力される。入力バッファ２３０の出
りが入力試験回路レジスタ（入力ＴＣＲ）２３２に接続
される。試ｍ回路レジスタ２３２の出力がレジスタ２３
４に接続される。レジスタ２３４の出力が出力試験ａ諮
しジスタ（出力ＴＣＲ）２３６に接続される。出力ＴＣ
Ｒ２３６の出力が出力バッフ７２３８に接続され、これ
が出力データ信号ＱＯ乃至Ｑ７を発生する。試験セル２
４０．２４２が装置の外側から制御信号を受取る。この
場合、試験セル２４２がりＯツク人力（ＣＬＫ）　を受
取り、ａｉｔＪ１１セ／Ｌ、　２４０　Ｉｆｉｉ／１１
１７（ＯＣ）を受取る。試験セル２４０の出力が３状Ｆ
ｓｌｌＪ作の為、出力バッファ２３８に接続される。

試験セル２４２の出力がレジスタ２３４のクロック入力
に接続される。試ｌＩ４装置２３６の外側からのＳＤＩ
信号が、試験セル２４０、走査側路レジスタ２４４及び
命令レジスタ２４６に入る。走査データ通路が試験セル
２４０１試験セル２４２、入力丁ＣＲ２３２及び出力下
ＣＲ２３６を通る。出力ＴＣＲ２３６の直列データ出力
が、走査側路レジスタ２４４の出力と共にマルチプレク
＃ｊ２４８に接続される。マルチプレクサ２４８は命令
レジスタ２４６から走査通路選択信号を受取る。マルチ
プレクサ２４８の出力が、命令レジスタ２４６からの出
力と共に、マルチプレクサ２５０に接続される。マルチ
プレクサ２５０は試験ボート２５２からも選択信号を受
取る。試験ボートが試Ｓ￥［１１２２６の外側からＭＯ
ＤＥ及びクロッり（ＣＬＫ）信号を受取り、走査及び試
ＷＡｉＩｌｌＩＩＩ信号を出力する。命令レジスタ２４
６は試験セル２４０．２４２及びＴＣＲ２３２，２３６
に対する試験制御信号をも出力する。

試論レジスタに対する１、１１　ｍｌ信＠（ＣＬＫ及び
ＯＣ）人力が例であって、特定の用途に対してこの他の
信号を用いてもよいことは云うまでもない。

例えば、クリア信号又は旬間信号を試験セルを介して適
当に１Ｑｉｔシたレジスタに接続することが出来る。更
にレジスタは、ラッチ、バッファ、トランシーバ又はそ
の他の装置を構成する適当な回路に置換えてもよい。更
に、υ＋Ｗ及びデータ１１０信号の数は、Ｖｉ画の構成
に応じて変えることが出来る。

試験装Ｗ１２２６の走査４１１ｉ造は境界走査通路（試
験セル２４０．２４２及びＴＣＲ２３２，２３６を通る
）、走査側路通路及び命令走査通路を含む。ＭＯＤＥ及
びＳＣＫ入力を介して出された走査アクセス・プロトコ
ルは、直列データを境界又は側路走査通路の中に、或い
は命令レジスタの中に走査することが出来る様にする。

境界及び側路走査通路の間の選択が、マルチプレクサ２
４８に対する走査通路選択出力を介して、命令レジスタ
にあるｙＡ４ＬＦの命令によって決定される。

ＴＣＲ２３２，２３６は、前に述べた様に、試験セル１
２を基本とする複数個の試験回路で構成される。典型的
には、ＴＣＰ　　２３２．２３６はＰＲＰＧ／ＰＳ△及
び／又はプログラム可能な多項式タップ論理回路部分を
持つ複数個の試験回路で形成される。試ｗＡｔフル２４
０．２’１２μ典甲的には、追加の回路を持たないＶ本
試験セル１２である。試験ヒル２４０．２４２及びｒＣ
Ｒ２３２，２３６に対する１ｌｌｔ１１１回路は図面に
示してないが、１列データ・シフト及び試験回路のｉｔ
、１１　ｍの為、各々のセルに対して１ｌｊｌ　ｔｉ１
バスが接続される。

試験命令を命令レジスタ２４６の中に走査し゛（、境界
走査論理回路によって試験動作を行なわせることが出来
る。試験を実施しない時、通常の動作命令が命令レジス
タ２４６に走査される。通常の動作命令の間、境界走査
論理回路は通常のＩｌｏ及び！１ｌｔｌｌ信号が境界走
査論理回路を自由に通ることが出来る様にり゛る。

命令レジスタに「境界走査命令」を設けて、境界走査通
路（丁ＣＲ２３２，２３６及び試験セル２４０．２４２
を通る）が内部の！１０信号を制御する様にすることが
出来る。この＆ＩＩ　１ｌｌｌは、境界走査セルのＤＭ
Ｘ入力を高論理レベルに設定することによって行なわれ
る。このモードでは、ＭＯＤＥ及びＳＣＫ入力から外部
ＩＮｌ！ｌＩを出して、境界走査通路が試験セル２４０
，２４２及びＴ　ＣＲ２３２，２３６のＤＩＮ人力にあ
る論理レベルを捕捉する様にすることが出来る。捕捉動
作の間、試験セル２４０．２４２及び入力ＴＣＲ２３２
が、外部のデータ出力（Ｄ　Ｏ−［）　７　）及びｔ＃
ｌ　ｍ入力の状態を捕捉する。更に捕捉動作の間、出力
■ＣＲ２３６が内部論理回路２３４の状態を捕捉する。

データを捕捉した模、別の外部制御をＭＯＤＥ及びＳＧ
Ｋ入力から入力して、境界走査通路により、検査の為に
、捕捉したデータをＳＤＯビンを介してシフトして出ざ
μる。

捕捉したデータをシフトして出す間、試験ｔｉｌＩＩＩ
！パターンをＳＤＩ入力から境界走査通路にシフトして
入れる。この捕捉及びシフト肋ｎの間、ＤＯＵ■は、そ
れに対するＩ−１０Ｌ　ｍ入力が低に設定されている為
に、現在の状態にとｔまる。一定に保たれていない場合
、出力に於ける波及効果により、１！置の出力に取付け
た外部論理回路が狂うことがある。

境界走査通路に対してシフトして入れたり出したりする
動作が完了した時、Ｍｏ１）Ｅ及びＳＣＫ入力を介して
別の外部ｔ４ｔｌｌｌを入力して、あらかじめ設定した
制御パターンを種々の試験セルのラッチ２６及びＴＣＲ
２４０，２４２，２３２，２３６から印加１”ることが
出来る。Ｑ界走査通路の入力を捕捉し、その後検査の為
に捕捉したデータをシフトによって出し、その問境界走
査通路の出力から印加される次の試験ｉｌｌ　ａパター
ンをシフトによって入れる過程は、所望のレベルの試験
が完了するまで繰返される。こうして内部論理回路、外
部の結線接続部及び／又は隣接のＩＣを同時に試験する
ことが出来る。

命令レジスタ２４２には［境界データ標本化命令］を設
けることが出来る。境界データ標本化命令は、ＳＣＫ及
びＭＯＤＥ入力によって境界走査通路が入力に存在する
論理状態を捕捉する問、データ及び１ｉＩＩＩＩｌが境
界走査通路を自由に通ることが出来る様にする。−口境
界のデータを捕捉したら、ＳＧＫ及びＭＯＤＥ入力から
別の外部制御を出して、境界走査通路に捕捉されたデー
タを検査の為にＳＤＯビンを介してシフトして出す様に
させる。

「出力を高インピーダンス状態にｕ制御する命令］は、
出力バッフｐ　（ＱＯ−０７）を高インピーダンス状態
にすることが出来る様にする。出力は高インピーダンス
状態にあるが、入力は機能する状態にあり、データ及び
１１１！１人力が依然として内部論理回路２３４に影響
を及ぼす。この命令の闇、走査側路レジスタ（１個の７
リツプフ０ツブ）がＳＤＩ及びＳＤＯピンに結合され、
データ・レジスタ走査動作の間、１ビツト走査通路を試
験装置内に形成する。

この命令の利息は、出力を３状態にすることであり、こ
れによって外部の試験プローブを印加して、出力を論ｌ
ｌｌ１１又はＯに制御することが出来る。

更に、走査側路フリツプフロツプを通る省略フ゛−タ走
査通路は、内部の走査通路の良さを１ビツトに短縮する
ことが出来る様に伏る。

「境界出力を論理１又は０に制御する命令４１は、試験
セル２４０．２４２及びｒＣＲ２３２，２３６の出力か
らの予め走査された試験Ｍｔｌｌｌパターンを印加する
為に、境界走査通路がＩ１０信号を１、ＩＩ　ｌｌｌ１
りることが出来る様にする。この試験命令を実施する前
に、境界走査通路を走査して、命令によって印加する試
！ｌＡ１１ＩＩｏ出ｈパターンを定める。

この命令の間、走査側路レジスタをＳＤＩ及びＳＤｏピ
ンに結合して、データ・レジスタ走′Ｎ１ＩＪ作の間、
試験装置を通る１ビツト走査通路を形成りる。

この命令の利点は、組合せ論理回路２２４の様に、試Ｍ
ｉ１Ｍ讃の出力に接１７ｉｔされた他の装置に対して試
論が実施されている間、試Ｓ装駅が特定のパターンを出
力することが出来る様にすることである。更に、命令の
間、走査側路フリップ７０ツブを通る省略データ走査通
路は、内部の走査通路の良さを１ビツトに短縮すること
が出来る様にする。

入力及び出力ＴＣＲ２３２，２３６は、外部から印加さ
れたＳＣＫ入力と同期して動作する様に命令を加えて、
別の試Ｓ能力を持たせることが出来る。こう云う試験動
作の利点は、試験動作の囚、走査を必要とせず、その為
試験時間がかなり短縮されることである。

第７図に濁達してＰＳＡ！１１Ｍを詳しく説明した。

入力ＴＣＲ２３２は、それ自身で、又は出力ＴＣＲ２３
６と一緒になって、ＰＳＡ動作を実施することが出来る
。１６ビツト幅の署名〈８ビツトＴＣＲを仮定する）を
作る様に一緒に使われる入力及び出力ＴＣＰ　　２３２
．２３６を示す回路が第１４図に示されている。データ
入力に現れるデータを入力ＴＣＲ２３２の現在の状態と
加惇し、アンド・ゲート２５３から出力されるＰＳＡ／
ＰＲＰＧ試験クロック信号によって、入力ＴＣＲ２３２
に入れる。ＰＳＡ動作の間、人力ＩＣＲ２３２はロード
・モードにし、出力ＴＣＲ２３６はシフト・モードにし
、人力ＴＣＲ２３２に対する８ビツトのシフト・レジス
タ延長部として作用する。入ｈｒＣＡ＜　　２３２を出
力ＴＣＲ２３６と組合せることにより、８ビツト・Ｙ−
タ入力バスの１６ビツト幅の署名を利用することが出来
る。１６ビツトＰ　Ｓ　Ａ　［ｉ３１路を使うと、入力
ＴＣＲ２３２の中に圧縮して入れることが出来る入力デ
ータ働パターンの数が２５５から６５，５３５に増加す
る。Ｐ　Ｓ　Ａ　ＩＩ作の聞、出力ＴＣＲ２３６からの
データ出力（ＱＯ−０７）は予定のパターンに固定し、
ＰＳＡの間の波及データが組合せ論ＩＩ！回路２２４に
伝搬しない様にする。

ＰＳＡに対するクロック動作は、第１４ｒＩ４に示すゲ
ート回路によって行なわれる。ＰＳＡ命令を用い、外部
制御が試験ボート２５２を休止状態にした時、ゲート信
号は、アンド・ゲート２５３がＳＣＫ入力をＴＣＰ　　
２３２．２３６に通過することが出来る様に調節される
。命令レジスタ２４６が、命令が出た時、試験クロック
付能信号を出力する。試験ボート２５２が、非走査休止
状態に入った時、同期信号を出力する。両方の付置信号
が高に設定された時、外部のＳＣＫが、アンド・ゲート
２５２を通過し、ＰＳＡ／ＰＲＰＧ試験クロックを発生
する。

ＰＳＡ命令の終りに、外部制御１（ＳＣＫ及びＭｏ　１
）Ｅ　）により、試験ボー１−２５２はＰＳＡ／ＰＲＰ
Ｇ試験クロックを禁１・し、新しい命令が命令レジスタ
２４６に走査される。走査通路が通常の形式に戻った後
、ＴＣＲ２３２，２３６に記憶されている署名を検査の
為に境界走査読取命令によって外へ走査することが出来
るが、これは後で説明する。

同様に、ＰＲＰＧ命令を命令レジスタ２４６に入れて、
出カバターンを発生させることが出来る。

この場合も、ＴＣＲ２３２，２３６を組合せて、１６ビ
ツト幅のパターンの発生を行なわせ、８ビツト出カバタ
ーンの数を拡大することが出来る。

１６ビツト形式は第１４図に示すものと同様である。Ｐ
ＲＰＧ初作の間、両方の１−　ＣＲがシフト・モードに
なる。ｆｆｌされるパターンが出力−ｒＣＲ２３６から
出力される。Ｐ　ＲＰ　Ｇのクロック動作は、ＰＳＡ命
令について述べた所と同じである。

同様に、ＰＲＰＧ動作の終りに、新しい命令が命令レジ
スタに走査され、試験りＯツク付置ビットをリヒットし
、境界走査通路を言過の配送通路に構成し直す。

第１５図に示ず様に、ＰＳＡ及びＰ　ＲＰ　Ｇは同時に
働かせることが出来る。この形式では、入力及び出力Ｔ
ＣＲ２３２，２３６は組合けず、自己にフィードバック
する。局部的なマルチプレクサ２５４，２５６が夫々Ｔ
Ｃｒｌ　　２３２．２３６に対する所要のフィードバッ
ク接続をする。ＴＣＲはこの形式では一緒に結合するこ
とが出来ないノテ、Ｐ　Ｓ　Ａ　及Ｕ　Ｐ　ＲＰ　Ｇ　
＆ｒ作Ｇ、ｔ　８１：’　ットニＩＩＩ　ＰｉＪされる
。ＰＳＡ及びＰＲＰＧ動作に対するクロック動作は、Ｐ
ＳＡ命令について述べた所と同じである。

第１５図＋７）Ｉｉｉ１時（７）ＰＳＡ及（７ＰＲＰＣ
命令ト同様な形で、Ｉｉ１時のＰＳＡ及び２進カウント
・アップ・パターン出力命令を実施することが出来る。

この命令の問、入力ＴＣＲ２３２がＰＳＡを実施し、出
力ＴＣＲ２３６が２進カウント・アップ・パターンを出
力する。ＰＳＡ及び２進カウント・アップ・パターン動
作に封するクロック動作は、ＰＳＡ命令について述べた
所と同一である。

２進カウント・アップ・パターンは、メモリ試験の闇、
２進アドレス・パターンを供給するのに役立つ。この命
令の間、メモリ装置のアドレスは、一方の試験レジスタ
の−Ｆ　Ｃ＋１　２３６からのカウントφアップーパタ
ーンで刺激することが出来、そのデータ出力が別の試験
レジスタのＴＣＲ２３２によって圧縮される。、同様な
試験の使い方がＰＳＡ及びＰＲＰＧ命令によって行なわ
れる。

第１６図では、ＴＣＲ２３６の試験セル１２がカウント
材間論理回路部分２５８に取付けられていて、２進カウ
ント・アップ・パターンをＴＣＲ２３６から出力するこ
とが出来る様にしていることが示されている。カウント
材部論理回路２５８は複数個のアンド・ゲート２６０ｒ
Ｉａ成される。各々のアンド・ゲート２６０が前のアン
ド・ゲートの出力を一方の入りとして受取り、ｌＷｌ達
する試論セル１２からのＤ　ＯＬＪ　Ｔ　（に号を他方
の入力として受取る。第１のアンド・ゲー１−２６０が
最初の２つの試験セル１２からのＤＯＵＴ信号を受取る
。各々のアンド・ゲート２６０の出力が次の試験セル１
２の一方のへ選択部分に接続される。

この構成では、ＴＣＲ２３６の最下位試験セル１２はト
グル◆モード（ＡＢ−０１）に設定され、先行する試験
セル１２は、カウント句能論理回路から各々の試験セル
１２のへ入力に対する論理レベル出力に応じて、トグル
・モード又は休止モード（Ａ［３−１１）の何れかで動
作する様に設定される。ＰＳΔ／ＰＲＰＧ試験り０ツク
が印加された時、全ての後続の試験セルが高論理レベル
に設定されていれば、試験セル１２がトグル動作をη′
る。ＰＳＡ／ＰＲＰＧ試験りＯツクが印；１された時、
後続の試験セルが低論理レベルに設定されていれば、試
ｗＡヒル１２は現在の状態（休止）にとずまる。

試験セル１２について前に説明したこの他の機能もこの
試１１装置によって実ｍすることが出来る。

試験装置は、前の走査動作の間に出力ＴＣＲ２３６に取
込んだデータを、各々のＰＳＡ／ＰＲＰＧ試験クロック
・サイクルの間、真の出カバ２−ンとその補数の出カバ
ターンの間でトグル動作を行なわせることが出来る。こ
のトグル動作が出来ることは、装置の出力バツフ戸の試
験の際、並びに的中な試験パターンｎ住器としての配線
板レベルで役立つ。トグル動作に対するり０ツク動作は
ＰＳＡ命令について述べた所と同一である。

境界走査通路を読取って、その内容を決定することが出
来る。この１ｌｊｆｌの間、試”！Ａ＠１１は正常の動
作モードにとずまる。この命令は、捕捉動作を実施しな
い点で、境界走査及び境界データ標本化命令とは異なる
。＃ｉ界読取命令を使って、ＰＳＡ動作の結果を抽出す
ることが出来る。

この発明の詳細な説明したが、特許請求の範囲によって
定められたこの発明の範囲内で、種々の変更を加えるこ
とが出来ることを承知されたい。

以上の説明にＩＩＩ冷して更に下記の填を開示する。

（１）　　アプリクージョン論Ｌ’ｌ！　＠路を含む集
積回路に関連して使われる境界走査試験セルに於て、ぬ
列データを＆！憶すると共に該直列データを別の試験セ
ルへ伝送する第１のメモリと、該第１のメモリに接続さ
れていて出力データを記ｍ１する第２のメモリとを有す
る境界走査試験セル。

（２）　　（１）項に記載した境界走査試験セルに於て
、前記第２のメモリをアプリケーション論理回路に接続
するｆｒｉｌ路を有する境界走査試験セルヒル。

（３）　　（１）項に記載した境界走査試験セルに於て
、第２のメモリの出力を第１のメモリの入力に接続でる
回路を有する境界走査試験セル。

（４）　　（１）項に記載した境界走査試験セルに於て
、第２のメモリの出力を所定の状態に保つ保持回路を有
する境界走査試験ヒル。

（５）　　（１）項に記載した境界走査試験セルに於て
、第２のメモリの出力を第１及び第２の論理レベルの間
で交互に変えるトグル回路を有する境界走査試験セル。

（６）　　（１）項に記載した境界走査試験セルに於て
、第１のメモリの出力が第２のメモリの入力に接続され
ていて、第２のメモリに予定の論１ｇ！ｉを０−ドする
ことが出来る様にした境界走査試験セル。

（７）、　　（１）項に記載した境界走査試験セルに於
て、第１のメモリを集積回路の入力に接続する回路を有
する境界走査試験セル。

（８）　　（１）項に記載した境界走査試験セルに於て
、第２のメモリを８ｉ拍回路の出ｊノに接続する回路を
有する境界走査試験セル。

（９）　　第１のメモリと、第１の＄１１６１信号に応
答して複数個の入力の内の１つを前記第１のメモリに接
続する第１のマルチプレクリと、前記第１のメモリの出
力に接続された第２のメモリと、第２の＆ｌＪ　ｌｊ信
号に応答して、前記第２のメモリの出力を含む、当該第
２のマルチプレクサに対する１組の入力の内の１つから
出力を選択する第２のマルチプレクサとを有する境界走
査試験セル。

（１０）　　（９）項に記載した境界走査試験セルに於
て、第１のメモリがＤ形フリップフロップである境界走
査試験セル。

（１１）　　（１０）項に記載した境界走査試験ヒルに
於て、前記り形フリップフロップに接続されたクロック
信号を発生するクロック回路を有し、第１のマルチプレ
クサの出力が各々のクロック・パルスで第１のメｔりに
記憶される様にした境界走査試験ヒル。

（１２）　　（９）項に記載した境界走査試験セルに於
て、第２のメモリがＤ形うッチである境界走査試験セル
。

（１３）　　（１２）項に記載したｌ１ＩＩｌ？走査試
験セルに於て、前記ラッチに接ｌＩｔされていて、保持
信号を発生づる１１１１回路を有し、前記ラッチが該保
持ｆ１号に応答して前記第１のメモリからのデータ出力
を記憶する境界走査試験ヒル。

（１４）　　（９）項に記載した境界走査試験セルに於
て、前記第２のメモリが反転及び算反転出力を持ち、反
転出力が第１のマルチプレクサに対する１つの入力とし
て接続され、試験セルによってトグル出力を発生し得る
様にした境界走査試験セル。

（１５）　　（９）項に記載した境界走査試験セルに於
て、第１のメモリの出力が第１のマルチプレクサに対す
る１つの入力として接続される境界走査試験セル。

（１Ｇ）境界走査試験を右する集積回路に於て、１つ又
は史に多くの入力及び１つ又は更に多くの出力を持つア
プリケーション論理回路と、集積回路に対ηるデータを
受取る１つ又は更に多くのデータ人力と、ｉＪｍｏｏ路
からのデータを出力する１つ又は更に多くのデータ出力
と、集積回路に対する試験データを受取る試験データ入
力と、夫々のデータ入力及びアプリケ−シコン論理回路
の間に接続されていて、直列データを配憶する第１のメ
モリ、及び該第１のメモリに接続されていて出力データ
を記憶する第２のメモリを有する１つ又は更に多くの入
力試験セルとを右ケる１！！ａ回路。

（１７）　　（１６）項に記載した集積回路に於て、ア
プリケーション論理回路及び夫々のデータ出力の間に接
続された１つ又は更に多くの出力試験セルを有し、該出
力試験セルは、情報を記憶する第３のメ［す、該第３の
メモリからの情報出力を記憶する第４のメモリ、その１
つが試験データ入力に接続されている複数個の人力の内
の１つを選択的に第３のメモリに接ｖｃする第３のマル
チプレフナ、及び複数個の入力の内の１つを夫々のデー
タ出力に選択的に接続する第４のマルチプレクサを有し
、アプリクージョン論理回路からの人々の出力及び第４
のメモリの出）ＪがｉｙＩ記第２のマルチブレフナに入
力される集Ｍｉ回路。

（１Ｂ）　　（１１３）項に記載した集積回路に於て、
夫々のデータ出力及びアプリケーション論理回路の間に
接続された１つ又は更に多くの出力試験ヒルを右し、該
出力試験セルが直列データを記憶でる第１のメモリ、及
び出力データを記憶する第２のメモリを有する集積回路
。

（１９）　　（１６）項に記載した集積回路に於て、複
ｒｊｌ鈎の入力試験セルを含むと共に、入力セルの第１
のメモリを直列接続する回路を有する集積回路。

（２０）　　（１７）項に記載したＩ！積回路に於て、
複数個の出力試験セルを有し、該出力試験セルの第１の
メモリを直列接続する回路を有する集積回路。

（２１）　　（１７）墳に記載した集積回路に於て、１
つの入力試験セルの第１のメモリの出力を１つの出力セ
ルの第１のメモリの入力に接続する回路を有する集積回
路。

（２２）　　（１Ｇ）項に記載した集積回路に於て、あ
る入力試験セルの第２のメモリの出力に２進計数関数を
発生・する回路をｊ４ｖる集積回路。

（２３）　　（１７）項に記載した集積回路に於て、あ
る入力試験セルの第２のメモリの出力に２道計数関数を
発生する回路を有する集積回路。

（２４）　　アプリケーション論理回路との間でデータ
を転送する為の入力／出力ビンを有する集積回路に使う
両方向試験セルに於て、データを記憶するメモリと、所
望の入力又は出力機能を示す制ｔｉｌｌ信号に応答して
、入力／出力ビンを前記メモリの入力又は出力に選択的
に接続する回路とを有する両方向試験セル。

（２５）　　（２４）項に２戟した両方向試験セル於て
、入力ｆｌｌｆｌを示１υＩＩ信号に応答して、前記メ
モリの出力をアプリケーション論理回路に接続１６回路
を有する両方向試験セル。

（２６）　　（２４）Ｉｎに記載した両方面試験セル於
て、出力ｎ能を示″ｇυｔ１Ｍ１位号に応答して、前記
メーｔりの入力をアプリクージョン論理回路に接続する
回路を何する両方向試験セル。

（２７）　　（２４）項に記載した両方向試験セル於て
、前記メモリが第１のメモリを有すると共に、該第１の
メモリに接続された第２のメモリを有する両方向試験セ
ル。

（２８）　　（２４）１０に記載した両方向試験セル於
て、選択的に接続する回路が、前記メモリの出り及び館
記入力／出力ビンの闇に接続された３状態装置である両
方向試験セル。

（２９）　　（２８）項にｉｔ！叔した両方向試験セル
於て、出力が前記バッフ？に接続されていて、前記メモ
リの出力及び試Ｓヒルの入力の何れかを選択する第１の
マルチプレクサを有する両方向試験セル。

（３０）　　（２９）Ｉｎに記載した両方向試験セル於
て、出力が前記メモリに接続可能であって、前記試験セ
ルに対づる入力及び前記入力／出力ビンからの入力の何
れかを選ぶ第２のマルチプレクサを有する両方向試Ｊｌ
ｌセル。

（３１）　　アプリケーション論理回路を有する集積回
路に対する情報入力を観測すると共にその出力を１１１
御する方法に於て、第１及び第２のメ七りを有する複数
個の試験セルを用意し、１つ又は更に多くの試験ヒルが
°ｌ！拍回路の入力及びアプリケーション論理回路の間
に接ＰＣされ、１つ又は更に多くの試験ヒルが集８１回
路の出力及びアプリケーション論理回路の間に接続され
、前記第１のメモリに直列データを記憶し、直列データ
を試験ヒルの第１のメモリの間で伝送し、出力データを
第２のメモリに記憶する工程を含む方法。

（３２）　　（３１）項に記載した方法に於て、夫々の
セルの第１のメモリからのデータを夫々のセルの第２の
メモリに転送する工程を含む方法。

（３３）　　（３１）項に記載した方法に於て、夫々の
試験セルの第２のメモリに記憶されたデータを夫々の試
験セルの第１のメモリへ転送する工程を含む方法。

（３４）　　（３１）項に記載した方法に於て、ｉｌｌ
　ｍｌ信号に応答して、ａＴ２のメモリの出力を所定の
状態に保つ■稈を含む方法。

（３５）　　（３１）項に記載した方法に於て、第２の
メｔりの出りを第１及び第２のｒａｌＩＩｌレベルの間
でトグル動作を行なわせる工程を含む方法。

（３１３）　　（３１）項に記載した方法に於て、試験
セルの第２のメモリに予定の論理値をロードする工程を
含む方法。

（３７）試ＷＡセルに対するデータ入力を観測すると共
に試験セルからのデータ出力をυ１１！Ｉりる方法に於
て、第１のυ１１１１信号に応るして複数個の入力の内
の１つを選択的に第１のメモリに接続し、該第１のメモ
リからのデータを第２のメ七りに転送し、第２のメｔり
に記憶されているデータを選択的に出力する工程を含む
方法。

（３８）集積回路の論理回路部分を試験する方法に於て
、論理回路部分に対する入力を観測し、同時に論理回路
部分の出力をｉｌｌ　ＩＩＩ　１Ｊる工程を含む方法。

（３９）　　（３８）ＩＪｉ　ニ記載シタ方ｉ　ｋ：　
於ｒ、入力ヲｖＡ２１１１１する工程が、複数個の入力
の１つを選択的に第１のメモリに記憶する工程を含む方
法。

（４Ｇ）　　（３９）項に記載した方法に於て、同時に
出力を制御する工程が、第２のメモリの出力から論理回
路部分の入力に選択的に出ノｒする工程を含む方法。

（４１）　　（４Ｇ）項に記載した方法に於て、第１の
メモリから第２のメモリにデータを転送する工程を含む
方法。

（４２）　　（３８）項に記載した方法に於て、同時に
出力を訓卯する工程が、交互に変化づる論Ｊｕｌのスト
リームを論理回路部分に出力する工程を含む方法。

（４３）　　（３８）項に記載した方法に於て、同時に
出力を制御する工程が、予定の値を論理回路部分に出力
する工程を含む方法。

（４４）　　（３８）項に記載した方法に於て、同時に
出力を１１ｍする工程が、計数順序を論理回路部分に出
力する工程を含む方法。

（４５）　　試１１１ｔフル（１２）が集積回路（１０
）の中で境界走査試験を行なう。試験セル（１２）は試
験データを記憶する為の２つのメ−Ｌす、即ら、フリッ
プフロップ（２４）及びラッチ（２６）を有する。第１
のマルチプレクサ（２２）がフリップ７０ツブ（２４）
に対する複数個の入力の内の１つを選択的に接続する。

ラッチ（２６）の入力がフリップフロップ（２４）の出
りに接続される。

ラッチ（２６）の出力がマルチプレクサ（２８）の１つ
の人力に接続され、マルチプレクサ（２８）°に対する
２Ｗｔ目の入力がデータ入力（ＤＩＮ＞信号である。マ
ルチプレクサ（２２，２８）、フリップフロップ（２４
）及びラッチ（２６）をＩＩ　ｍするａ、ＩＩ　ｌｉｔ
バス（１７）が設けられる。試験セルは入力データを観
測すると共に出力データをａｌｌ　ａｌｌすることを同
時に行なうことが出来る様にりる。

【図面の簡単な説明】

第１図は内部アプリケーション論理回路の境界に配貨さ
れた試験セルを有する集積回路の回路図、第２図は第１
図の試験セルの好ましい実施例の回路間、第３図は集積
回路にある試験セルの間の相互接続を示す回路図、第４
ａ図は好ましい実施例の両方向試験セルの回路図、第４
ｂ図は集積回路の内に設けられた第４ａ図の両方向試験
セルの回路図、第５図はこの発明の試験セルの１例を示
す回路図、第６図は比較論１１１１回路を備えた基本試
験セルで構成される試験回路の回路図、第７図はＰＩｔ
　Ｆ’　Ｇ　／　Ｐ　Ｓ　Ａ論理回路を備えた基本試験
セルで構成される試験回路の回路図、第８図はＰＲＰＧ
／ＰＳ八論理回路及へプログラム可能な多項式タップ論
理回路を備えた基本試験レルで構成される試験回路の回
路図、第９ａ図及び第９ｂ図はプログラム可能な多項式
タップ論理回路を有する試験回路の間の接続を示す回路
図、第１０図はＰＲＰＧ／ＰＳＡ試験回路を有Ｊる両方
向試験セルの回路図、第１１図はＰＲＰＧ／ＰＳＡ試験
回路及びプログラム可能な多項式タップ回路を有する両
方向試験セルの回路図、第１２図は標準的な組合せ論理
回路に対する入力を観測しＤつそれからの出力をｕｔ　
ａＤする為に試験装置を用いた回路の回路図、第１３図
は第１２図の試験装置の好ましい実施例の回路図、第１
４図はＰ　Ｓ　Ａ　１１作を実ＩＩＡする試験装置の回
路図、第１５図は同時のＰＳＡ及びＰ　ＲＰＧ動作を実
施する試験ｖｔＶ！１の回路図、第１６図＆ｉ３ｉ数順
序を実施する試験装置の回路図である。 主な符合の説明 １２：試験セル １４：アプリケーション論理回路 １７：制御バス

Claims (1)

【特許請求の範囲】
1. （１）アプリケーション論理回路を含む集積回路に関連
   して使われる境界走査試験セルに於て、直列データを記
   憶すると共に該直列データを別の試験セルへ伝送する第
   １のメモリと、該第１のメモリに接続されていて出力デ
   ータを記憶する第２のメモリとを有する境界走査試験セ
   ル。