DE10136703C1 - Logikvorrichtung zum Testen einer integrierten Schaltung - Google Patents

Abstract

Die vorliegende Erfindung schafft eine Logik zum Testen einer integrierten Schaltung an verschiedenen zu testenden Stellen der integrierten Schaltung mit Testmodi, die den zu testenden Stellen zugeordnet sind, mit mindestens zwei Einrichtungen (102) zum Speichern eines Testmodus, die jeweils einen Eingang (IN) zum Aufnehmen des Testmodus und einen Ausgang (OUT1; OUT2) zum Ausgeben des Testmodus aufweisen und die jeweils bei einer zu testenden Stelle der integrierten Schaltung positioniert sind, wobei jeweils der Ausgang (OUT1; OUT2) einer Einrichtung (102-1) zum Speichern eines Testmodus mit dem Eingang (IN) einer weiteren Einrichtung (102-2) zum Speichern eines Testmodus verbunden ist, um eine Reihe von Einrichtungen (102) zum Speichern zu bilden, und die Testmodi während eines Schiebevorgangs in einer Richtung entlang der Reihe zwischen den Einrichtungen (102) zum Speichern verschiebbar sind, um jeden Testmodus zu einer Einrichtung (102) zum Speichern eines Testmodus zu verschieben, die bei der dem Testmodus zugeordneten zu testenden Stelle positioniert ist.

Description

Die vorliegende Erfindung bezieht sich auf eine Logikvorrichtung zum Testen einer integrierten Schaltung und insbesondere auf eine Logikvorrichtung zum Testen einer integrierten Schaltung an verschiede­ nen zu testenden Stellen der integrierten Schaltung.

Eine Logik zum Testen, welche nicht im normalen Betriebsmodus genutzt werden kann ist für eine ausreichende Fehlerabdeckung und zur Testkostenreduzierung zunehmend wichtig. Im Stand der Technik wird zum Testen einer integrierten Schaltung, die an verschiedenen Stellen getestet werden soll, üblicherweise ei­ ne Testlogik verwendet, die zentral oder an wenigen Stellen auf einem Chip einer integrierten Schaltung positioniert ist. Von dieser Testlogik müssen zu jeder zu testenden Stelle der integrierten Schaltungen Leitungen geführt werden, um dort Funktionstests durchzuführen. Es werden zahlreiche sogenannte Testmodi benötigt, die auf dem Chip gespeichert werden müssen und als Einzelsignale über dem Chip geführt werden. Testmodi beinhalten beispielsweise das Modifizieren bzw. Umprogrammie­ ren von Spannungen und das einstufige oder mehrstufige Modi­ fizieren der zeitlichen Steuerung bzw. des Timings.

Die DE 199 50 838 A1 beschreibt eine Vershaltung einer Mehr­ zahl von Schattenregistern, wie z. B. D-Flip-Flops, zu einer Schiebekette in einer integrierten Schaltung. Die Schattenre­ gister sind Nutzregistern von internen Schaltungsknoten einer digitalen Logikschaltung, wie z. B. einem programmierbaren Logikbaustein (PLD) oder einer Benutzer-programmierbaren Lo­ gikschaltung (FPGA), zugeordnet, um vor allem Inhalte bzw. Schaltungszustände der Nutzregister in die Schattenregister beim Testen der Logikschaltung zu übernehmen. Die ausgelese­ nen Schaltungszustände werden durch einen Debugger in einen Speicher, z. B. einen RAM, ausgelesen. Der Debugger kann teilweise oder vollständig in der integrierten Schaltung ent­ halten sein. Der Speicher kann ebenfalls in der integrierten Schaltung enthalten sein. Beim Testen werden die Schaltungs­ zustände der Schaltungsknoten hintereinander in dem Speicher aufgezeichnet, bis ein Fehlerzustand zu einem bestimmten Feh­ lerzeitpunkt in der getesteten Logikschaltung auftritt.

The Institute of Electrical and Electronics Engineering: IEEE Standard Test Access Port and Boundary-Scan Architecture. IEEE Standard 1149.1-1990, New York, 1990, Seiten 1-1 bis 1- 5, Seite 4-2, Seite 8-2 und Seite 10-3 beschreibt den IEEE- Standard 1149.1-1990 für eine Grenz-Abtast-Architektur (Boun­ dary-Scan Architecture), die zum Testen von integrierten Schaltungen verwendet werden kann. Eine solche Boundary-Scan Architecture umfasst beispielsweise eine Schieberegisterstufe oder Schieberegisterkette mit einem seriellen Eingang und ei­ nem seriellen Ausgang, die um die integrierte Schaltung herum angeordnet ist und durch Takt- und Steuersignale betrieben wird, um Testdaten oder Befehle zu einzelnen integrierten Schaltungen zu befördern oder von diesen zu erhalten. Ein Be­ fehl, der einer integrierten Schaltung zugeführt wird, ändert sich erst bei Abschluss einer Schiebeoperation.

Die US 5764079 A beschreibt eine Anordnung zum Überwachen in­ nerer Knoten einer programmierbaren Logikschaltung (PLD), wie z. B. eines PLD - Speicherblocks. Der Speicherblock umfasst ein Array von Speicherzellen. Jeder Speicherzelle ist eine Schattenspeichereinheit zugeordnet, die Daten aus der Spei­ cherzelle zum Überwachen der Funktion der Speicherzelle lesen oder in die Speicherzelle schreiben kann. Die ausgelesenen Daten werden beispielsweise aus allen Schattenspeicherzellen über jeweils vorgesehene bidirektionale Datenleitungen ausge­ lesen.

Ein Nachteil im Stand der Technik besteht darin, daß der Ver­ drahtungsmehraufwand, der zum Verteilen von einzelnen Testmo­ di zu den zu testenden Stellen der integrierten Schaltung er­ forderlich ist, die Anzahl der möglichen Testmodi beschränkt, da nahezu jeder Testmodus einen individuellen Verdrahtungska­ nal auf dem Chip belegt. Dies schränkt die Testmöglichkeiten einer integrierten Schaltung erheblich ein.

Ein weiterer Nachteil im Stand der Technik besteht darin, daß durch den erhöhten Verdrahtungsaufwand kostspielige Chipflä­ che verbraucht wird, was insbesondere für kostensensitive Standardprodukte, wie z. B. dynamische Direktzugriffsspeicher (DRAM; DRAM = Dynamic Random Access Memory), kritisch ist.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Logikvorrichtung zum Testen einer integrierten Schaltung, die ein gründ­ liches und aufwandsarmes Testen von integrierten Schaltungen ermöglicht, zu schaffen.

Diese Aufgabe wird durch eine Logikvorrichtung zum Testen einer integ­ rierten Schaltung gemäß Anspruch 1 gelöst.

Die erfindungsgemäße Logikvorrichtung zum Testen weist gegenüber dem Stand der Technik unter anderem den Vorteil auf, daß eine kompaktere Implementierung von Testlogik und eine drastische Reduktion der Verdrahtungsfläche durch die Erfindung ermög­ licht wird.

In den Unteransprüchen finden sich vorteilhafte Weiterbildun­ gen und Verbesserungen der in Anspruch 1 angegebenen Logikvorrichtung.

Die Logikvorrichtung weist einen Testlogikblock auf, der in der integrier­ ten Schaltung angeordnet ist und jede Einrichtung zum Spei­ chern eines Testmodus ansteuert, um das Durchführen von Schiebevorgängen zum Verschieben der Testmodi zwischen den Einrichtungen zum Speichern eines Testmodus zu aktivieren o­ der zu deaktivieren.

Ferner ist bei der Logikvorrichtung zum Testen der Testlogikblock mit dem Eingang der ers­ ten Einrichtungen zum Speichern eines Testmodus der Reihe von Einrichtungen zum Speichern eines Testmodus verbunden, um die Testmodi während Schiebevorgängen zu der Logikvorrichtung zum Testen zu­ zuführen.

Schließlich weist der Testlogikblock ferner einen Zähler zum Zählen der Anzahl der durchgeführten Schiebevorgänge auf, um die positionsrichtige Zuführung der Testmodi, die zu testenden Stellen zugeordnet sind, zu den Einrichtungen zum Speichern eines Testmodus, die bei den zu testenden Stellen positioniert sind, zu steuern.

Gemäß einer bevorzugten Weiterbildung weist bei der Logikvorrichtung zum Testen der Testlogikblock für jeden Testmodus, der einer zu testenden Stelle zugeordnet ist, eines oder mehrere Speicherelemente zum Speichern des Testmodus auf.

Gemäß einer weiteren bevorzugten Weiterbildung ist bei der Logikvorrichtung zum Testen der Testlogikblock ferner mit dem Ausgang der letzten Einrichtung zum Speichern eines Testmodus der Reihe von Einrichtungen zum Speichern eines Testmodus verbun­ den, um die Testmodi während Schiebevorgängen zu dem Testlo­ gikblock zurückzuführen.

Gemäß einer weiteren bevorzugten Weiterbildung steuert der Tester den Testlogikblock über einen Bus.

Gemäß einer weiteren bevorzugten Weiterbildung weist jede Einrichtung zum Speichern eines Testmodus einen Takteingang zum Zuführen eines Taktsignals auf, um die Schiebevorgänge der Testmodi mit dem Taktsignal zeitlich zu steuern.

Gemäß einer weiteren bevorzugten Weiterbildung wird das Takt­ signal durch ein System, in der die integrierte Schaltung be­ trieben wird, oder durch den Tester geliefert.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Lo­ gik zum Testen ferner einen Taktgenerator auf, der das Takt­ signal liefert.

Gemäß einer weiteren bevorzugten Weiterbildung ist der Aus­ gang einer Einrichtung zum Speichern eines Testmodus mit der zu testenden Stelle der integrierten Schaltung, bei der die Einrichtung zum Speichern positioniert ist, verbunden, um den Testmodus zu der zu testenden Stelle zuzuführen.

Gemäß einer weiteren bevorzugten Weiterbildung weist jede Einrichtung zum Speichern einen weiteren Ausgang zum Ausgeben des Testmodus auf, wobei jede Einrichtung zum Speichern eines Testmodus derart angeordnet ist, daß der weitere Ausgang wäh­ rend einzelner Schiebevorgänge jeweils den vorher gespeicher­ ten Testmodus ausgibt und nach Deaktivierung der Schiebevor­ gänge durch den Testlogikblock den jeweils neu gespeicherten Testmodus ausgibt.

Gemäß einer weiteren bevorzugten Weiterbildung ist der je­ weils weitere Ausgang einer Einrichtung zum Speichern eines Testmodus mit jeweils der zu testenden Stelle der integrier­ ten Schaltung, bei der die Einrichtung zum Speichern positio­ niert ist, verbunden, um den Testmodus zu der zu testenden Stelle zuzuführen.

Gemäß einer weiteren bevorzugten Weiterbildung weist jede Einrichtung zum Speichern eines Testmodus ein Register auf, das einen Eingang zum Aufnehmen des Testmodus, einen Ausgang zum Ausgeben des Testmodus, einen weiteren Ausgang zum Ausge­ ben des Testmodus, wobei das Register derart angeordnet ist, daß der weitere Ausgang während einzelner Schiebevorgänge den vorher gespeicherten Testmodus ausgibt und nach der Deakti­ vierung der Schiebevorgänge durch den Testlogikblock jeweils den neu gespeicherten Testmodus ausgibt, und einen Aktivie­ rungseingang zum Aktivieren des Registers durch den Testlo­ gikblock und einen Takteingang zum Zuführen eines Taktsignals auf, um die Schiebevorgänge der Testmodi zeitlich zu steuern, und die Reihe von Einrichtungen zum Speichern eines Testmodus bildet ein Schieberegister.

Gemäß einer weiteren bevorzugten Weiterbildung weist jedes Register ein D-Speicherglied auf.

Gemäß einer weiteren bevorzugten Weiterbildung sind die Test­ modi, die zu testenden Stellen zugeordnet sind, gemäß der Reihenfolge der Einrichtungen zum Speichern eines Testmodus, die jeweils bei der einem Testmodus zugeordneten zu testenden Stelle positioniert sind, in der Reihe der Einrichtungen zum Speichern eines Testmodus angeordnet.

Gemäß einer weiteren bevorzugten Weiterbildung weist die in­ tegrierte Schaltung einen Direktzugriffsspeicher (RAM) oder einen dynamischen Direktzugriffsspeicher (DRAM) auf.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung sind nachfolgend unter Bezugnahme auf die beigefügte Zeich­ nung näher erläutert.

Es zeigt:

die Figur eine Logik zum Testen einer integrierten Schaltung gemäß der vorliegenden Erfindung.

Die Figur zeigt eine Logik zum Testen einer integrierten Schal­ tung an verschiedenen zu testenden Stellen der integrierten Schaltung mit Testmodi, die den zu testenden Stellen zugeord­ net sind. Die zu testende integrierte Schaltung ist vorzugs­ weise auf einem Chip 100 angeordnet und weist beispielsweise einen Direktzugriffsspeicher (RAM; RAM = Random Access Memo­ ry) oder einen dynamischen Direktzugriffsspeicher (DRAM; DRAM = Dynamic Random Access Memory) auf, der an verschiedenen Stellen durch Testmodi, die beispielsweise das Modifizieren oder das Umprogrammieren von Spannungen oder das Modifizie­ ren, z. B. eine einstufige oder mehrstufige Modifikation, der zeitlichen Abstimmung bzw. des Timings, umfassen, getestet werden soll.

Die Logik zum Testen einer integrierten Schaltung weist min­ destens zwei Einrichtungen 102 zum Speichern eines Testmodus auf, die jeweils einen Eingang IN zum Aufnehmen des Testmodus und einen Ausgang OUT 1 zum Ausgeben des Testmodus aufweisen und die jeweils bei einer zu testenden Stelle der integrier­ ten Schaltung positioniert sind. Der Ausgang OUT 1 einer Ein­ richtung 102 zum Speichern eines Testmodus, wie z. B. der Einrichtung 102-1, ist mit dem Eingang IN einer weiteren Ein­ richtung 102 zum Speichern eines Testmodus, wie z. B. der Einrichtung 102-2, verbunden, um eine Reihe 102-1, 102-2, . . ., 102-N von Einrichtungen 102 zum Speichern zu bilden. Die Einrichtungen 102 zum Speichern sind vorzugsweise über Lei­ tungen 103 miteinander verbunden, in denen jeweils Signale T1, T2, . . ., Tn, die die Testmodi aufweisen, übertragen wer­ den. Die Testmodi sind während eines Schiebevorgangs in einer Richtung entlang der Reihe zwischen den Einrichtungen 102 zum Speichern über die Leitung 103 verschiebbar, um jeden Testmo­ dus zu einer Einrichtung 102 zum Speichern eines Testmodus zu verschieben, die bei der dem Testmodus zugeordneten zu tes­ tenden Stelle positioniert ist. Da jede Einrichtung 102 zum Speichern eines Testmodus einer bestimmten zu testenden zuge­ ordnet ist, werden die Testmodi, die den zu testenden Stellen zugeordnet sind, der Logik zum Testen einer integrierten Schaltung entsprechend der Reihenfolge der Einrichtungen 102 zum Speichern eines Testmodus zugeführt. Um einen Schiebevor­ gang innerhalb einer Einrichtung 102 zum Speichern zu steu­ ern, weist jede Einrichtung 102 zum Speichern eines Testmodus ferner einen Aktivierungseingang EN auf, an dem ein Aktivie­ rungssignal angelegt werden kann, das zum Aktivieren eines Schiebevorgangs verwendet wird.

Die Logik zum Testen einer integrierten Schaltung weist fer­ ner vorzugsweise einen Testlogikblock 104, der in der integ­ rierten Schaltung auf dem Chip 100 angeordnet ist, auf, um mindestens das Durchführen von Schiebevorgängen zum Verschie­ ben der Testmodi zwischen den Einrichtungen 102 zum Speichern eines Testmodus zu aktivieren oder zu deaktivieren. Dazu ist der Testlogikblock mit jeder Einrichtung 102 zum Speichern über eine Leitung 105 verbunden, die jeder Einrichtung 102 zum Speichern ein Aktivierungssignal an dem Eingang EN zu­ führt, mit dem die Einrichtung 102 zum Speichern aktiviert werden kann.

Bei einem ersten Ausführungsbeispiel der Logik zum Testen ge­ mäß der vorliegenden Erfindung werden die Testmodi durch ei­ nen Tester 106, der sich außerhalb der integrierten Schaltung bzw. dem Chip 100 befindet, zu der Logik zum Testen während eines Schiebevorgangs bzw. während Schiebevorgängen zuge­ führt. Der Tester 106 ist bei diesem ersten Ausführungsbei­ spiel mit dem Eingang IN der ersten Einrichtung 102-1 zum Speichern eines Testmodus der Reihe 102-1, 102-2, . . ., 102-N von Einrichtungen 102 zum Speichern eines Testmodus vorzugs­ weise über eine Leitung 108 verbunden, um die gewünschten Testmodi während Schiebevorgängen zu der Logik zum Testen bzw. den Einrichtungen 102 zum Speichern zuzuführen. Der Tes­ ter 106 ist ferner vorzugsweise über eine weitere Leitung 110 mit dem Ausgang OUT1 der letzten Einrichtung 102-N zum Spei­ chern eines Testmodus der Reihe 102-1, 102-2, . . ., 102-N von Einrichtungen 102 zum Speichern eines Testmodus verbunden, um die Testmodi während Schiebevorgängen zu dem Tester 106 zu­ rückzuführen. Für dieses Zuführen und Zurückführen der Test­ modi werden vorzugsweise die Standardstifte einer integrier­ ten Schaltung, wie z. B. ein DQ-Stift eines dynamischen Di­ rektzugriffsspeichers (DRAM), verwendet. Eine solche Ver­ schaltung des Testers 106 mit den Einrichtungen 102 zum Spei­ chern ermöglicht es, daß kein Testmodus bei Schiebevorgängen verloren geht und der Schaltungsaufwand auf einem Chip 100 minimal gehalten wird.

Bei einem zweiten Ausführungsbeispiel der Logik zum Testen einer integrierten Schaltung ist der Testlogikblock 104 mit dem Eingang IN der ersten Einrichtung 102-1 zum Speichern ei­ nes Testmodus der Reihe 102-1, 102-2, . . ., 102-N von Einrich­ tungen 102 zum Speichern eines Testmodus vorzugsweise über eine Leitung 112 verbunden, um die Testmodi während Schiebe­ vorgängen zu der Logik zum Testen beginnend mit der ersten Einrichtung 102-1 zum Speichern zuzuführen. Bei diesem Aus­ führungsbeispiel wird auf die Zuführung der Testmodi von dem Tester 106 und auf die Zurückführung der Testmodi zu dem Tes­ ter 106 verzichtet, und statt dessen die notwendige Logik auf dem Chip 100 in dem Testlogikblock 104 realisiert. Der Test­ logikblock 104 weist bei diesem Ausführungsbeispiel daher für jeden Testmodus, der einer Einrichtung 102 zum Speichern zu­ geordnet ist, ein Speicherelement zum Speichern des Testmodus auf, das jeweils den Inhalt einer Einrichtung zum Speichern "spiegelt". Dieses Speicherelement wird von dem Tester 106 gesetzt und programmiert, und die Testmodi werden dann durch die Schiebelogik in dem Testlogikblock 104 an die richtige Stelle in der Reihe der Einrichtungen 102 zum Speichern ge­ führt.

Bei einem dritten Ausführungsbeispiel der Logik zum Testen ist der Testlogikblock 106 als Erweiterung zu dem vorherge­ henden zweiten Ausführungsbeispiel ferner mit dem Ausgang OUT1 der letzten Einrichtung 102-N zum Speichern eines Test­ modus der Reihe 102-1, 102-2, . . ., 102-N vorzugsweise über eine Leitung 114 verbunden, um die Testmodi während Schiebe­ vorgängen zu dem Testlogikblock 104 zurückzuführen. Bei die­ sem Ausführungsbeispiel wird folglich die Reihe der Einrich­ tungen zum Speichern auf dem Chip 100 zu einem Ring geschlos­ sen. Bei der Programmierung der Logik zum Testen einer integ­ rierten Schaltung wird die Reihe 102-1, 102-2, . . ., 102-N der Einrichtungen zum Speichern einmal zyklisch durchgeschoben, wo­ bei gemäß der Programmierung am entsprechenden Schiebetakt­ wert der gespeicherte Wert in dem Testlogikblock 104 über­ schrieben wird, was vorzugsweise durch einen Zählervergleich mit einem vom Tester 106 angelegten und codierten Testmode erreicht werden kann. Ein Vorteil dieses Ausführungsbeispiels besteht darin, daß auf eine "Spiegelung" und auf Speicherele­ mente in dem Testlogikblock 104 verzichtet werden kann, die zum Speichern von jeweils einem Testmodus, der einer zu tes­ tenden Stelle zugeordnet ist, vorgesehen sind.

Bei allen oben beschriebenen Ausführungsbeispielen wird der Testlogikblock 104 vorzugsweise über einen Bus 116 durch den Tester 106 gesteuert bzw. aktiviert. Dazu werden beispiels­ weise bei einem dynamischen Direktzugriffsspeicher die übli­ chen Kommando- und Adreß-Leitungen verwendet. Ferner werden bei allen oben beschriebenen Ausführungsbeispielen die Test­ modi vorzugsweise immer durch den Tester 106 eingeschaltet oder programmiert und ein Teil der Aufgaben des Testers 106 wird durch den mehr oder weniger aufwendig gestalteten Test­ logikblock 104 übernommen.

Um die Anzahl der Schiebevorgänge zu zählen und die Program­ mierung der Einrichtungen 102 zum Speichern eines Testmodus vornehmen zu können, weist der Testlogikblock 104 vorzugswei­ se ferner einen Zähler zum Zählen der Anzahl der durchgeführ­ ten Schiebevorgänge auf, um die positionsrichtige Zuführung, der Testmodi, die den zu testenden Stellen zugeordnet sind, zu den Einrichtungen 102 zum Speichern eines Testmodus, die bei den zu testenden Stellen positioniert sind, zu steuern.

Der Zähler in dem Testlogikblock 104 gewährleistet daher, dass die richtige Anzahl der Schiebevorgänge vorgenommen wird, und dass ferner der Chip 100 nach Ablauf der Schiebe­ vorgänge automatisch in einen normalen Betriebsmodus gesetzt werden kann. Die Einrichtungen 102 zum Speichern eines Test­ modus weisen ferner vorzugsweise einen Takteingang CLK zum Zuführen eines Taktsignals über eine Leitung 118 auf, um die Schiebevorgänge der Testmodi mit dem Taktsignal zeitlich zu steuern. Das Taktsignal wird entweder durch ein System, in dem die integrierte Schaltung betrieben wird, oder durch den Tester 106 geliefert. Die Logik zum Testen kann alternativ einen Taktgenerator aufweisen, der das Taktsignal erzeugt und liefert.

Bei einer ersten Variante der Einrichtungen 102 zum Speichern eines Testmodus, ist der Ausgang OUT1 jeder Einrichtung zum Speichern eines Testmodus mit der zu testenden Stelle der in­ tegrierten Schaltung, bei der die Einrichtung 102 zum Spei­ chern positioniert ist, verbunden, um den Testmodus zu der zu testenden Stelle zuzuführen. Der Ausgang OUT 1 wird daher di­ rekt als das lokale Testmodussignal verwendet, und der Zu­ stand des Testmodus ändert seinen Zustand während des Schie­ bevorgangs.

Bei einer zweiten Variante der Einrichtung 102 zum Speichern weist die Einrichtung 102 zum Speichern jeweils einen weite­ ren Ausgang OUT2 zum Ausgeben des Testmodus auf. Jede Ein­ richtung 102 zum Speichern eines Testmodus ist dabei derart angeordnet, daß der weitere Ausgang OUT2 während einzelner Schiebevorgänge jeweils den vorher gespeicherten Testmodus ausgibt und nach Deaktivierung der Schiebevorgänge bzw. eines Schiebevorgangs durch den Testlogikblock 104 den jeweils neu in der jeweiligen Einrichtung 102 zum Speichern gespeicherten Testmodus ausgibt. Der Ausgang OUT2 behält seinen Wert also während des Schiebevorgangs bei und übernimmt erst mit dem Deaktivieren der Schiebevorgänge den aktuell in der Einrich­ tung zum Speichern gespeicherten Wert. Der weitere Ausgang OUT2 einer Einrichtung 102 zum Speichern eines Testmodus ist bei dieser Variante mit jeweils der zu testenden stelle der integrierten Schaltung, bei der die Einrichtung 102 zum Spei­ chern positioniert ist, verbunden, um den Testmodus zu der zu testenden Stelle zuzuführen.

Jede Einrichtung 102 zum Speichern eines Testmodus weist vor­ zugsweise jeweils ein Register, z. B. ein D-Speicherglied, auf, das einen Eingang IN zum Aufnehmen des Testmodus, einen Ausgang OUT1 zum Ausgeben des Testmodus und einen weiteren Ausgang OUT2 zum Ausgeben des Testmodus aufweist, wobei das Register derart angeordnet ist, daß der weitere Ausgang wäh­ rend einzelner Schiebevorgänge jeweils den vorher gespeicher­ ten Testmodus ausgibt und nach Deaktivierung der Schiebevor­ gänge durch den Testlogikblock 104 jeweils den neu gespei­ cherten Testmodus ausgibt. Das Register weist ferner jeweils einen Aktivierungseingang IN zum Aktivieren des Registers durch den Testlogikblock 104 auf, um die Schiebevorgänge der Testmodi zeitlich zu steuern bzw. durch Setzen eines Aktivie­ rungs-Signals bzw. ENABLE-Signals (EN) zu aktivieren. Das Ak­ tivierungssignal EN wird gesetzt, und danach wird mit jedem Taktpuls, der durch einen internen Taktgenerator oder durch den Tester 106 geliefert wird, der Inhalt der Register um ei­ ne Position nach rechts verschoben. Die Reihe von Einrichtun­ gen 102 zum Speichern bzw. die Register bilden daher ein Schieberegister.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß die Register bzw. die Einrichtungen zum Speichern eines Testmodus an der Stelle plaziert werden können, wo sie benötigt werden bzw. Platz zur Verfügung steht.

Ein weiterer Vorteil besteht darin, daß die Register gemäß ihres Verwendungsorts über den Chip verteilt werden können, und wie in der Figur gezeigt, zu einem Schieberegister verschal­ tet werden können, und daher die zahlreichen zusätzlichen Verdrahtungskanäle eingespart werden können.

Ein weiterer Vorteil besteht darin, daß bei der Verdrahtung lediglich drei Signale verwendet werden. Dies ist der System­ takt bzw. ein Taktsignal, das bereits an vielen Stellen, bei­ spielsweise als vorhandene Systemtakt, anwesend ist, ein Ak­ tivierungssignal und ein Signal T, das jeweils zwischen dem Ausgang einer Einrichtung zum Speichern und dem Eingang der folgenden Einrichtung zum Speichern kommuniziert wird.

Die vorliegende Erfindung ermöglicht daher eine kompakte Imp­ lementierung einer Logik zum Testen und eine sehr starke Re­ duktion der Verdrahtungsfläche.

Bezugszeichenliste

100

Chip

102

Einrichtung zum Speichern eines Testmodus

103

Leitung

104

Testlogikblock

105

Leitung

106

Tester

108

Leitung

110

Leitung

112

Leitung

114

Leitung

116

Bus

118

Leitung
IN Eingang von

102

OUT1 Ausgang von

102

OUT2 weiterer Ausgang von

102

EN Aktivierungseingang von

102

CLK Takteingang von

102

Claims (15)

1. Logikvorrichtung zum Testen einer integrierten Schaltung an verschiedenen zu testenden Stellen der integrierten Schal­ tung mit Testsignalen, die den zu testenden Stellen zugeordnet sind, mit:
mindestens zwei Einrichtungen (102) zum Speichern eines Test­ signals, die jeweils einen Eingang (IN) zum Aufnehmen des Testsignals und einen Ausgang (OUT1; OUT2) zum Ausgeben des Testsignals aufweisen und die jeweils bei einer zu testenden Stelle der integrierten Schaltung positioniert sind, wobei jeweils der Ausgang (OUT1; OUT2) einer Einrichtung (102-1) zum Speichern eines Testsignals mit dem Eingang (IN) einer weiteren Einrichtung (102-2) zum Speichern eines Testsignals verbunden ist, um eine Reihe (102-1, 102-2, . . ., 102-N) von Einrichtungen (102) zum Speichern zu bilden, und die Testsig­ nale während eines Schiebevorgangs in einer Richtung entlang der Reihe (102-1, 102-2, . . ., 102-N) zwischen den Einrichtun­ gen (102) zum Speichern verschiebbar sind, um jedes Testsig­ nal zu einer Einrichtung (102) zum Speichern eines Testsig­ nals zu verschieben, die bei der dem Testsignal zugeordneten zu testenden Stelle positioniert ist; und
einem Testlogikblock (104), der in der integrierten Schaltung angeordnet ist und jede Einrichtung (102) zum Speichern eines Testsignals ansteuert, um das Durchführen von Schiebevorgän­ gen zum Verschieben der Testsignale zwischen den Einrichtun­ gen (102) zum Speichern eines Testsignals zu aktivieren oder zu deaktivieren, wobei der Testlogikblock mit dem Eingang (IN) der ersten Einrichtung (102-1) zum Speichern eines Test­ signals der Reihe (102-1, 102-2, . . ., 102-N) von Einrichtun­ gen (102) zum Speichern eines Testsignals verbunden ist, um die Testsignale während Schiebevorgängen zu der Logikvorrich­ tung zum Testen zuzuführen, und wobei der Testlogikblock (104) ferner einen Zähler zum Zählen der Anzahl der durchge­ führten Schiebevorgänge aufweist, um die positionsrichtige Zu­ führung der Testsignale, die den zu testenden Stellen zugeordnet sind, zu den Einrichtungen (102) zum Speichern eines Testsig­ nals, die bei den zu testenden Stellen positioniert sind, zu steuern.

2. Logikvorrichtung zum Testen einer integrierten Schaltung nach Anspruch 1, bei der der Testlogikblock (104) für jedes Testsignal, das einer zu testenden Stelle zugeordnet ist, ein Speicherelement zum Speichern des Testsignals aufweist.

3. Logikvorrichtung nach Anspruch 1 oder 2, bei der der Test­ logikblock (104) ferner mit dem Ausgang der letzten Einrich­ tung (102-N) zum Speichern eines Testsignals der Reihe (102- 1, 102-2, . . ., 102-N) von Einrichtungen (102) zum Speichern eines Testsignals verbunden ist, um die Testsignale während Schiebevorgängen zu dem Testlogikblock (104) zurückzuführen.

4. Logikvorrichtung nach Anspruch 1, 2 oder 3, bei der ein Tester (106) den Testlogikblock (104) über einen Bus (116) steuert.

5. Logikvorrichtung nach einem der vorhergehenden Ansprüche, bei der jede Einrichtung (102) zum Speichern eines Testsig­ nals einen Takteingang (CLK) zum Zuführen eines Taktsignals aufweist, um die Schiebevorgänge der Testsignale mit dem Taktsignal zeitlich zu steuern.

6. Logikvorrichtung nach Anspruch 5, bei der das Taktsignal durch ein System, in der die integrierte Schaltung betrieben wird, oder durch den Tester geliefert wird.

7. Logikvorrichtung nach Anspruch 5, die ferner einen Taktge­ nerator aufweist, der das Taktsignal liefert.

8. Logikvorrichtung nach einem der vorhergehenden Ansprüche, bei der der Ausgang (OUT1) einer Einrichtung zum Speichern eines Testsignals mit der zu testenden Stelle der integrier­ ten Schaltung, bei der die Einrichtung (102) zum Speichern positioniert ist, verbunden ist, um das Testsignal zu der zu testenden Stelle zuzuführen.

9. Logikvorrichtung nach einem der vorhergehenden Ansprüche, bei der jede Einrichtung (102) zum Speichern einen weiteren Ausgang (OUT2) zum Ausgeben des Testsignals aufweist, wobei jede Einrichtung (102) zum Speichern eines Testsignals derart angeordnet ist, dass der weitere Ausgang (OUT2) während ein­ zelner Schiebevorgänge jeweils das vorher gespeicherte Test­ signal ausgibt und nach Deaktivierung der Schiebevorgänge durch den Testlogikblock (104) das jeweils neu gespeicherte Testsignal ausgibt.

10. Logikvorrichtung nach Anspruch 9, bei der der jeweils weite­ re Ausgang (OUT2) einer Einrichtung (102) zum Speichern eines Testsignals mit jeweils der zu testenden Stelle der integ­ rierten Schaltung, bei der die Einrichtung (102) zum Spei­ chern positioniert ist, verbunden ist, um das Testsignal zu der zu testenden Stelle zuzuführen.

11. Logikvorrichtung nach einem der vorhergehenden Ansprüche, bei der jede Einrichtung (102) zum Speichern eines Testsig­ nals ein Register (102) aufweist, das einen Eingang (IN) zum Aufnehmen des Testsignals, einen Ausgang (OUT1) zum Ausgeben des Testsignals, einen weiteren Ausgang (OUT2) zum Ausgeben des Testsignals, wobei das Register (102) derart angeordnet ist, das der weitere Ausgang (OUT2) während einzelner Schie­ bevorgänge jeweils das vorher gespeicherte Testsignal ausgibt und nach Deaktivierung der Schiebevorgänge durch den Testlo­ gikblock (104) jeweils das neu gespeicherte Testsignal aus­ gibt, einen Aktivierungseingang (EN) zum Aktivieren des Re­ gisters (102) durch den Testlogikblock (104) und einen Takt­ eingang (CLK) zum Zuführen eines Taktsignals aufweist, um die Schiebevorgänge der Testsignale zeitlich zu steuern, und die Reihe (102-1, 102-2, . . ., 102-N) von Registern (102) ein Schieberegister bildet.

12. Logikvorrichtung nach Anspruch 11, bei der jedes Register (102) ein D-Speicherglied aufweist.

13. Logikvorrichtung nach einem der vorhergehenden Ansprüche, bei der die Testsignale, die den zu testenden Stellen zugeordnet sind, gemäß der Reihenfolge der Einrichtungen (102) zum Spei­ chern eines Testsignals, die jeweils bei der einem Testsignal zugeordneten zu testenden Stelle positioniert sind, in der Reihe (102-1, 102-2, . . ., 102-N) der Einrichtungen (102) zum Speichern eines Testsignals angeordnet sind.

14. Logikvorrichtung nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass die Logikvorrichtung Teil einer integrierten Schaltung ist.

15. Logikvorrichtung nach Anspruch 14, bei der die integrier­ te Schaltung einen Direktzugriffsspeicher (RAM) oder einen dynamischen Direktzugriffsspeicher (DRAM) aufweist.