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Die
Erfindung betrifft LSSD Speicherelemente und insbesondere ein Verfahren
und ein Gerät
zum Verbinden eines LSSD Speicherelements mit einem Nicht-LSSD Speicherelement,
um die Funktionsweise und die Prüfung
eines integrierten Schaltkreises (IC) zu ermöglichen, der beide Arten der
Speichermethode benutzt.
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Hintergrund der Erfindung
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Digitale
integrierte Schaltkreise beinhalten oft eine Anzahl von Speicherelementen,
so wie Auffangregister (latches) und bistabile Kippstufen (flip-flops),
die vorübergehend
Logikdaten (zum Beispiel HIGH oder LOW) innerhalb des integrierten
Schaltkreises (IC) speichern. Daten aus einer Komponente des integrierten Schaltkreises
werden von den Speicherelementen empfangen, im Auffangregister aufgenommen,
oder sonst wie gespeichert und dann an dieselbe und/oder eine andere
Komponente des integrierten Schaltkreises ausgegeben. Oft ist es
von Nutzen, die in den Speicherelementen gespeicherten Daten selektiv
zu bestimmen, um zum Beispiel den integrierten Schaltkreis aus einem
bekannten logischen Zustand heraus zu betreiben. Auf ähnliche
Art und Weise ist es nützlich
eine komplette Bitfolge in die Speicherelemente zu verschieben,
um den integrierten Schaltkreis zu prüfen. Im letzteren Fall werden
zwei oder mehr Speicherelemente miteinander verkettet, so dass der
Ausgang des einen den Eingang des nächsten speist, und so fort.
Dann wird eines der Speicherelemente in der Kette angezapft, das
heisst, als der Punkt ausgewählt,
an dem die gesteuerten Prüfbits
eingeschoben werden. Eine Bitfolge kann auf ähnliche Art und Weise aus dem
integrierten Schaltkreis in die Kette verschoben werden und im gleichen
oder einem anderen Speicherelement beobachtet werden und mit dem
erwarteten Ausgang verglichen werden. Dieses Verschieben (shifting)
wird auch als "Abtastung" (scanning") bezeichnet. Die
Kette mit Speicherelementen wird auch als Abtastkette bezeichnet.
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Eine
gebräuchliche
Ausführung
von Speicherelementen ist das Muxscan Speicherelement 10,
das in der 1A dargestellt ist, als ein
Multiplexer MUX, der an einen Flip-Flop FF angeschlossen ist. Der Multiplexer
MUX hat zwei Eingänge
0 und 1, die über
eine Eingangswahl SEL wählbar
sind und einen Ausgang 0. Die 0 und 1 Eingänge sind typischerweise jeweils
mit einem Datensignal DATA und einem Eintastsignal SI verbunden
und die Eingangswahl SEL ist typischerweise mit einem Abtastfreigabesignal
(scan-enable) SE verbunden. Das DATA Signal trägt Logikzustände aus
einer vorbestimmten Komponente des integrierten Schaltkreises während des
Normalbetriebs und das Abtastfreigabesignal SI liefert Logikzustände aus
beispielsweise einem Tester, zum Zwecke des Testens des integrierten
Schaltkreises. Wenn das Abtastfreigabesignal SE auf einem Logikzustand
0 LOW ist, wählt
der Multiplexer die DATA Signale als Ausgang. Wenn das Abtastfreigabesignal
SI auf einem Logikzustand HIGH ist, wählt der Multiplexer das SI
Signal als Ausgang. Der Ausgang 0 ist mit einem Eingang D des Flip-Flop
FF verbunden, der auch einen Datenausgang Q hat. Im Betrieb führt der
Flip-Flop FF, nach Bestätigung
eines Taktsignals CLK, jedwede Daten, die an seinem Eingang D liegen, ins
Zwischenregister (entweder von den DATA oder SI Signalen) und gibt
dieses Daten am Ausgang Q aus.
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Die 1B zeigt
eine vereinfachte Version des Muxscan Speicherelements 10 aus
der 1A. Der Multiplexer und der Flip-Flop FF aus der 1A wurden
in einer einzigen Vorrichtung zusammen geführt, die von ihrer Funktion
her identisch mit der in der 1A gezeigten
Vorrichtung ist.
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Ein
anderer Typ von Speicherelement ist das Level-Sensitive Scan Design, oder LSSD Speicherelement.
Im Allgemeinen haben LSSD Speicherelemente einen Vorteil gegenüber Nicht-LSSD
Speicherelementen, der darin liegt, dass ihre Funktion nicht von
dem exakten Takt eines Taktsignals abhängt. Dagegen hängt die
Funktion eines LSSD Speicherelements einzig und allein davon ab,
ob das Taktsignal erfolgt ist, das heisst, ob es einen bestimmten,
vorgegebenen Spannungspegel erreicht hat, aber nicht wann das Taktsignal
statt gefunden hat. Diese Unempfindlichkeit für genaues Takten verhindert
taktbezogene Probleme, so wie Taktversatz und Abhängigkeiten
durch Takterhöhung
oder Taktabfall. LSSD Speicherelemente stellen jedoch strengere
Anforderungen an den Aufbau. Jedes Auffangregister in einem LSSD
Speicherelement braucht sein eigenes Taktsignal und die Taktsignale
dürfen
sich nicht überlappen.
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Ein
populärer
Typ eines LSSD Speicherelements, das "L2-Star" genannt wird, ist in seiner Funktionsweise
in der 2 dargestellt. Dieses Speicherelement 20 hat
ein Masterlatch L1 (Hauptauffangregister) und ein Slavelatch L2
(Nebenauffangregister), die zusammen geschaltet sind. Beide Latches
(Auffangregister) L1 und L2 haben einen Satz Eingänge D1 und
D2, die jeweils durch Takteingänge
CLK1 und CLK2 gespeichert werden. Ein Ausgang Q gibt die Daten entweder
aus den D1 oder D2 Eingängen
(welcher davon zuletzt gespeichert wurde) an beide Auffangregister
L1 und L2 aus. Das Hauptauffangregister (master latch) L1 gibt ein Hauptausgangssignal
QM (master output) aus und das Nebenauffangregister (slave latch)
gibt ein slave latch (Nebenauffangregister) Ausgangssignal QS aus.
Der Eingang D1 des Masterlatch L1 wird mit einem Datensignal DM
verbunden, das Logikzustände
aus einer vordefinierten Komponente des IC trägt, während der entsprechende Eingang
D1 des Slavelatch L2 mit einem anderen Datensignal DS verbunden
wird. Ein Schreibtaktsignal WCLK (write clock signal) global zum
IC wird mit den Taktgebereingängen
CLK1 beider Auffangregister L1 und L2 verbunden, um die Daten von
den DM und DS Signalen zu speichern (latching). Der Eingang D2 des
Hauptauffangregisters L1 wird mit einem Eintastsignal SI verbunden,
das Logikzustände,
zum Beispiel eines Testers, trägt,
zum Zwecke der Prüfung
des integrierten Schaltkreises, während der entsprechende Eingang
D2 des Slavelatch L2 mit dem Hauptausgangssignal QM des Hauptauffangregisters
L1 verbunden wird. Eine Hauptabtasttakt (master scan clock) ACLK
speichert die Daten des Eintastsignals SI und ein Nebenabtasttakt
BCLK (slave scan clock) speichert die Daten des QM Signals.
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Die
Funktionsweise des LSSD Speicherelements 20 wird nun unter
Bezug auf das Zeitdiagramm in der 3 beschrieben.
Während
normalem Betrieb arbeiten das Hauptauffangregister L1 und das Nebenauffangregister
L2 als unabhängige
Speicherelemente. Nach Bestätigung
des Schreibtaktes WCLK, werden Daten, die von den Signalen DM und
DS getragen werden, durch die beiden Auffangregister L1 und L2 gespeichert
und jeweils als die Ausgangssignale QM und QS ausgegeben. Es ist
anzumerken, dass die beiden Abtasttakte ACLK und BCLK zu dieser
Zeit inaktiv sind und sich die Eintastsignale SI in einem "don't care" Zustand befinden.
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Während des
Tests, oder während
des Abtastbetriebs, arbeiten das Hauptauffangregister L1 und das Nebenauffangregister
L2 zusammen, um ein 2-Positionen Schieberegister zu bilden. Nach
Bestätigung
des Hauptabtasttaktes werden die Daten des Eintastsignals SI durch
das Hauptauffangregister L1 gespeichert und als das Hauptausgangsignal
QM ausgegeben. Diese gleichen Daten werden dann durch das Nebenauffangregister
L2 nach Bestätigung
des Nebenabtasttaktes BCLK gespeichert und als das Nebenausgangssignal
QS ausgegeben. Es ist anzumerken, dass für einen einwandfreien Betrieb
der Abtastfunktion die beiden Abtasttakte ACLK und BLCK sich nicht überlappen
dürfen.
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Wie
man aus dem Zeitdiagramm ersehen kann, benutzt die L2-Star Konfiguration
beide Auffangregister L1 und L2 als unabhängige Speicherelemente während des
Normalbetriebs. Während
des Abtastbetriebs jedoch speist das Hauptauffangregister L1 das
Nebenauffangregister L2 und die Auffangregister sind nicht mehr
unabhängig.
An sich, in einer Abtastkette, die aus mehreren L2-Star Speicherelementen
gebildet wurde und der Hauptabtasttakt ACLK erst beim Start des
Abtastbetriebs bestätigt
wird, zerstört
es das ursprüngliche Datenbit,
das in den Eingang D2 des Nebentauffangregisters führt. Gleichermassen,
wird der Nebenabtasttakt BCLK zuerst bestätigt, zerstört es das ursprüngliche
Datenbit, das in den Eingang D2 des folgenden Hauptauffangregisters
L1 führt.
Nehmen wir zum Beispiel an, dass das Abtastsignal SI beim Start
des Abtastbetriebs HIGH ist, während
das Hauptausgangsignal auf LOW ist. Nach Bestätigung des Hauptabtasttakts
ACLK, wird das HIGH aus dem Abtastsignal S1 durch das Hauptauffangregister
L1 gespeichert und das Hauptausgangsignal QM wird HIGH und verdrängt das
vorherige LOW, bevor es durch das Nebenauffangregister gespeichert werden
kann. Eine ähnliche
Verdrängung
tritt beim nächsten
Auffangregister in der Abtastkette ein, wenn der Nebenabtasttakt
BCLK zuerst bestätigt
wird. Deshalb müsste
jeder Abtastvorgang zweimal ausgeführt werden, einmal mit dem
zuerst bestätigten
Hauptabtasttakt ACLK und einmal mit dem zuerst bestätigten Nebenabtasttakt
BCLK, um alle Daten zu erfassen.
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Ausserdem,
weil Speicherelemente des L2-Star Typs drei getrennte Takte verlangen
WCLK, ACLK und BCLK, sind diese im Allgemeinen mit integrierten
Schaltkreisen, die für
Muxscan Speicherelemente gebaut sind, die nur einen Takt verlangen,
nicht kompatibel. Um beide Arten von Speicherelementen in der gleichen
Abtastkette einzusetzen, müsste
der integrierte Schaltkreis verändert
werden, um zwei zusätzliche
getrennte, nicht überlappende
Abtasttakte zu liefern.
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Das
US-Patent 5,748,645 ausgestellt an Hunter et al, legt eine abtastbasierte
Testmethodik offen, die herkömmlich
funktionierende Taktgeber und Testtaktgeber aus einem einzigen Eingangstaktgeber
erzeugen. Die offen gelegte Methodik ist mit prüftechnischen Gesichtspunkten
wie die der LSSD Anordnung kompatibel. Die offen gelegte Methodik
legt dagegen keine Konfiguration offen, durch die irgendeine Schaltungstechnik, die
die Takte erzeugt, wie in den 5 und 6 bei
Hunter gezeigt wird, die anzeigt, ob ein Nicht-LSSD Speicherelement
zu einem Abtastbetrieb bereit ist.
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Zusammenfassung der Erfindung
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Die
Erfindung betrifft ein Gerät
zum Verbinden eines LSSD Speicherelements mit einem Nicht-LSSD Speicherelement,
um den Betrieb und die Prüfung
von integrierten Schaltkreisen zu erlauben, die beide Arten von
Speichermethodik benutzen.
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Im
Allgemeinen betrifft die Erfindung eine Abtastkette, die ein LSSD
Speicherelement mit einem Hauptauffangregister und einem Nebenauffangregister
und ein Nicht-LSSD Speicherelement einschliesst. Sie beinhaltet
ferner eine zwischen dem Nicht-LSSD Speicherelement und dem LSSD
Speicherelement angeschlossene Schnittstelle, wobei die Schnittstelle
zur Erzeugung getrennter, nicht überlappender
Takte für
das Hauptauffangregister und das Nebenauffangregister und zur Steuerung
einer Speicherungsfolge des Hauptauffangregisters und des Nebenauffangregisters
konfiguriert ist. Die Schnittstelle ist zur Erzeugung getrennter,
nicht überlappender
Takte für
das Hauptauffangregister und das Nebenauffangregister konfiguriert,
in Abhängigkeit
von einem Zustand des LSSD Speicherelements.
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In
einem bevorzugten erfindungsgemässen
Ausführungsbeispiel
beinhaltet die Schnittstelle der Abtastkette gemäss der Erfindung: ein Modul
zum Einschliessen von Daten zur Datenspeicherung, die in einen integrierten
Schaltkreis eingelesen werden sollen, auf welchem das Nicht-LSSD Speicherelement
und das LSSD Speicherelement angeordnet sind. Ein Testfreigabemodul
zur Erzeugung eines Testfreigabesignals; ein Taktgeneratormodul
zur Erzeugung getrennter, nicht überlappender
Takte und ein Hauptüberwachungsmodul, um
in Abhängigkeit
von der Erzeugung des Testfreigabesignals wahlweise ein Anfangsdatenbit
aus dem Hauptauffangregister in das Nebenauffangregister zu schreiben,
indem einer der getrennten, nicht überlappenden Takte vor dem
anderen bestätigt
wird.
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Vorzüge der Erfindung
beinhalten, den LSSD Speicherelementen zu ermöglichen, dass sie zusammen mit
Nicht-LSSD Speicherelementen
in einem integrierten Schaltkreis arbeiten, der vorwiegend für Nicht-LSSD Speicherelemente
konzipiert ist. Weitere Vorzüge
der Erfindung werden durch die folgende Beschreibung und die Ansprüche offenbar.
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Kurzbeschreibung der Zeichnungen
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1A – 1B sind
Funktionsdiagramme des Stands der Technik von Muxscan Speicherelementen.
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2 ist
ein Funktionsdiagramm des Stands der Technik eines LSSD Speicherelements.
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3 ist
ein Zeitdiagramm des LSSD Speicherelements aus der 2.
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4 ist
ein Blockschaltbild eines Teiles der Abtastkette.
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5 ist
ein Blockschaltbild des erfindungsgemässen Ausführungsbeispiels.
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6 ist
ein Funktionsdiagramm eines Moduls zum Einschliessen von Daten eines
erfindungsgemässen
Ausführungsbeispiels.
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7 ist
ein Funktionsdiagramm eines Testfreigabemoduls eines erfindungsgemässen Ausführungsbeispiels.
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8 ist
ein Funktionsdiagramm eines Hauptüberwachungsmoduls eines erfindungsgemässen Ausführungsbeispiels.
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9A – 9D sind
schematische Diagramme eines Taktgebermoduls eines erfindungsgemässen Ausführungsbeispiels.
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10 ist
ein Flussdiagramm eines erfindungsgemässen Ausführungsbeispiels.
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11 ist ein Zeitdiagramm eines erfindungsgemässen Ausführungsbeispiels.
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Ausführliche
Beschreibung des bevorzugten Ausführungsbeispiels
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Wie
bereits zuvor erwähnt,
sind LSSD Speicherelemente im Allgemeinen mit integrierten Schaltkreisen,
die für
Nicht-LSSD Speicherelemente konzipiert sind, inkompatibel. Um beide
Arten in der gleichen Abtastkette zu benutzen, wird eine Schnittstelle
benötigt,
um den Eintaktgeber des integrierten Schaltkreises zu konvertieren,
um nichtüberlappende
Takte zu trennen und um die Steuerung der Reihenfolge der Bestätigung des
Hauptabtasttakts und des Nebenabtasttakts zu ermöglichen.
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Unter
Bezug auf die 4 enthält ein Teil einer Abtastkette 40 Nicht-LSSD
Speicherelemente 42, ein LSSD Speicherelement 44 und
eine LSSD Schnittstelle 50, die das Nicht-LSSD Speicherelement 42 und
das LSSD Speicherelement 44, wie dargestellt, zusammenschliesst.
Die Abtastkette 40 kann zum Abtasten von Daten in und aus
dem integrierten Schaltkreis in der durch Pfeile gekennzeichneten
Richtung eingesetzt werden. Obwohl hier zwei Speicherelemente gezeigt
werden, kann die gesamte Abtastkette 40 natürlich sehr
viel länger
sein und kann so viele Speicherlelemente des Typs Nicht-LSSD und
LSSD wie nötig
beinhalten. Tatsächlich
findet Einlesen und Auslesen typischerweise zur gleichen Zeit statt,
weil die Abtastkette 40 gewöhnlich lang genug ist, so dass,
während
Daten eingelesen werden, Antwortdaten, die durch den Schaltkreis
erzeugt werden, beginnen auf die Abtastkette 40 auszutreten.
Das Nicht-LSSD Speicherelement 42 kann zum Beispiel das
zuvor erörterte Muxscan
Speicherelement sein und das LSSD Speicherelement 44 kann
zum Beispiel das L2-Star sein.
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Die
Schnittstelle 50 ist ausgelegt, um in Verbindung mit einem
Softwarewerkzeug zu arbeiten, das als automatischer Prüfmustergenerator
(automatic test pattern generator "ATPG")
bezeichnet wird und der die Prüfmuster
erzeugt, die von einem Tester zum Prüfen des integrierten Schaltkreises
herangezogen werden. Insbesondere erlaubt die Schnittstelle 50 dem
ATPG zu prüfen,
ob der Hauptabtasttakt ACLK (siehe 2) oder
der Nebenabtasttakt BCLK in dem LSSD Speicherelement 44 während einer
Abtastfolge zuerst bestätigt wird.
Erinnert wird an ein LSSD Speicherelement des Typs L2-Star, in dem bestätigt wird,
dass der Hauptabtasttakt ACLK zuerst das erste Datenbit am Hauptausgangsignal
QM versetzen wird und ebenso für
den Nebenabtasttakt BCLK. Häufig
wird oder kann jedoch das erste Datenbit des Haupt- oder Nebenauffangregisters im
L2-Star vom ATPG als unbedeutend oder unwichtig erachtet werden
auf der Grundlage seines falschen Ausbreitungsmodells und kann übersprungen
werden. Anders dargestellt: Die Wirksamkeit der erzeugten Prüfmuster
beseitigt die Notwendigkeit, die beiden ersten Datenbits erfassen
zu müssen.
Die Schnittstelle 50 gestattet dem APTG die Auswahl, welches
Bit umgangen werden kann. Zusätzlich
ist in Erinnerung zu rufen, dass der L2-Star einen getrennten Schreibtakt
WCLK und nicht überlappende
Abtasttakte SCLK und BCLK für einen
ordentlichen Betrieb benötigt.
Die Schnittstelle 50 erzeugt diese Takte aus dem Systemtakt
des integrierten Schaltkreises.
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In
einem Ausführungsbeispiel,
unter Bezug auf die 5, hat nun die Schnittstelle 50 ein
Modul zum Einschliessen von Daten 60, ein Testfreigabemodul 70 und
ein Hauptüberwachungsmodul 80 und
ein Takterzeugungsmodul 90. Das Modul zum Einschliessen
von Daten 60 dient zum Speichern eintreffender Abtastdaten
zum Beispiel vom Tester (nicht dargestellt) oder einem Nicht-LSSD
Speicherelement, auf diese Weise können die Daten korrekt durch
ein LSSD Speicherelement empfangen werden. Das Testfreigabemodul 70 stellt sicher,
dass der Tester bereit ist und erzeugt ein Signal zentral zur Schnittstelle 50,
um diese Bereitschaft dem Hauptüberwachungsmodul 80 anzuzeigen.
Dieses Hauptüberwachungsmodul 80 überwacht
die aus dem integrierten Schaltkreis ausgelesenen Daten und veranlasst
den Nebenabtasttakt BCLK zuerst diese Daten zu bestätigen, ansonsten
wird der Hauptabtasttakt zuerst bestätigt. Letztendlich erzeugt
das Taktgeneratormodul 90 die notwendigen nicht überlappenden
Abtasttakte, die für
einen korrekten Betrieb der LSSD Speicherelemente erforderlich sind.
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jedes
Modul besitzt eine Anzahl von Signalleitungen, die, wie dargestellt,
in und aus dem Modul führen.
Es kann zum Verständnis
der Schnittstelle 50 hilfreich sein, die verschiedenen
Signalleitungen vor der Beschreibung der Module im Detail zu erläutern. Alle
Signale sind aktiv HIGH, wenn nichts anderes angemerkt.
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Das
SI_N Signal ist ein Einlesesignal, welches zum Beispiel die durch
den ATPG erzeugte Bitfolge trägt,
die in den integrierten Schaltkreis C durch die Abtastkette 40 (siehe
auch 4) eingelesen wird. Das SI_N Signal kann direkt
aus dem Tester kommen, oder über
ein oder mehrere Nicht-LSSD Speicherelemente.
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Daten
aus einer Nicht-LSSD Quelle, die an ein LSSD Speicherelement weitergegeben
wurden, sollten jedoch zuerst gespeichert werden, um sicher zu stellen,
dass das LSSD Speicherelement die Daten korrekt empfängt. Das
SI Signal ist daher einfach das SI_N Signal, nachdem es durch das
Modul zum Einschliessen von Daten 40 gespeichert wurde.
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Das
SO_N Signal ist ein Auslesesignal, das eine Bitfolge aus dem integrierten
Schaltkreis über
die Abtastkette 40 trägt
und eventuell zurück
zum Tester, um mit den erwarteten Daten verglichen zu werden.
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Das
CLK Signal ist ein globaler Systemtakt innerhalb des integrierten
Schaltkreises.
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Das
RESET (Rücksetz)
Signal wird durch den integrierten Schaltkreis bereitgestellt und
wird eingesetzt, um die Abtastkette, oder einen bestimmten Teil
der Abtastkette, zu löschen.
Nach Bestätigung
dieses Signals wird die Abtastkette mit LOWs geleert.
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Das
LSSD TE_Signal ist ein globales Testfreigabesignal, das von dem
Tester bereitgestellt wird, um Bereitschaft anzuzeigen. Dieses Signal
ist aktiv LOW.
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Das
TE_LOCAL Signal ist ein Testfreigabesignal, das vom Testfreigabemodul 60 erzeugt
wird, um anzuzeigen, ob der Tester an oder aus ist. Dieses Signal
ist aktiv LOW.
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Das
MOB_CNTL Signal ist ein Steuersignal aus dem integrierten Schaltkreis
zur Steuerung des Hauptüberwachungsmoduls 80 und
wird eingesetzt, um dieses Modul einzuschalten oder auszuschalten. Standardmässig ist
das Signal normalerweise HIGH.
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Das
MOB_EN Signal ist ein Steuersignal, das vom Hauptüberwachungsmodul 80 ausgegeben
wird und bestimmt, ob der Ausgang des Hauptauffangregisters überwacht
werden soll, oder gespeichert werden soll.
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Das
MOB_OVER Signal wird vom Hauptüberwachungsmodul 80 ausgegeben
und wird benutzt, um anzuzeigen, ob die Überwachungsfolge des Hauptauffangregisters
ausgeführt
wurde. Das Signal ist aktiv LOW.
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Das
SE Signal ist ein Abtastfreigabesignal, das vom integrierten Schaltkreis
zur Verfügung
gestellt wird, um anzuzeigen, ob es zu einem Abtastvorgang bereit
ist.
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Das
QS Signal ist das Nebenausgangssignal vom Nebenauffangregister.
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Das
WCLK Signal ist der Schreibtakt der vom LSSD Speicherelement im
Normalbetrieb benutzt wird.
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Das
ACLK Signal ist der Hauptabtasttakt, der vom Hauptauffangregister
während
des Abtastbetriebs benutzt wird.
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Das
BCLK Signal ist der Nebenabtasttakt der vom Nebenauffangregister
während
des Betriebs benutzt wird.
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Nachfolgend
kommt ein Beschreibung der verschiedenen Module der Schnittstelle 50.
Wie bereits zuvor erwähnt
wurde, dient das Modul zum Einschliessen von Daten 60 zum
Speichern von Daten, die in das LSSD Speicherelement einfliessen.
Der Ausgang des Modul zum Einschliessen von Daten 60 und
das RESET (Rücksetz)
Signal werden an ein NOR Gatter 62 nach Bestätigung des
RESET Signals gelegt, das SI Signal (welches der Ausgang des NOR
Gatters 62) ist, wird auf LOW zurückgesetzt.
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Bezug
wird nun auf die 6 genommen, jedoch während des
ganzen Restes der Beschreibung unter weiterem Bezug auf die 5.
Bei einigen Ausführungsbeispielen
wird das Modul zum Einschliessen von Daten 60 aus einem
negativ flankengesteuerten Flip-Flop 64 erzeugt, der, wie
gezeigt, angeschlossen ist. Nach Erhalt eines negativen Übergangs
des Takts CLK, speichert der Flip-Flop 64 jedwede Daten,
die sich am Eingang D befinden und gibt diese Daten am Ausgang Q
des Flip-Flop 64 aus. Die Daten werden am Ausgang Q festgehalten,
bis ein weiterer negativer Übergang
des Taktsignals CLK empfangen wird.
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Bezug
wird nun auf die 7 genommen. Der Zweck des Testfreigabemoduls 70 ist
es, sicher zu stellen, dass der Tester bereit ist und diese Tatsache
dem Hauptüberwachungsmodul 80 anzuzeigen,
indem HIGH dem lokalen Testfreigabesignal TE_LOCAL bestätigt wird.
Das Testfreigabemodul 70 ist aus ersten und zweiten Speicherelementen
M1 und M2 des Muxscan Typs (siehe dazu 1)
zusammengesetzt und, wie dargestellt, zusammengeschaltet. Die Ausgänge der
Speicherelemente M1 und M2 sind mit "Q1" bezeichnet,
um anzuzeigen, dass diese Ausgänge
nur im Hinblick auf die 1 Eingänge
normale Polarität
besitzen und eine umgekehrte Polarität besitzen im Hinblick auf
die 0 Eingänge.
Ein HIGH zum Beispiel am 0 Eingang wird auf LOW am Ausgang Q1 umgekehrt,
wobei für
den 1 Eingang keine Umkehrung erfolgt. Sowohl der 0 als auch der
1 Eingang des ersten Speicherelements M1 ist an LOW gebunden, oder
0 Volt, so wie auch der 1 Eingang des zweiten Speicherelements M2.
Ein Puffer 72 verbindet den Ausgang Q1 des ersten Speicherelements
M1 mit dem 0 Eingang des zweiten Speicherelements M2. Der Ausgang
Q1 des zweiten Speicherelements M2 dagegen wird an einen Umsetzer 74 angeschlossen,
dessen Ausgang einen Eingang eines AND Gatters 76 speist. Der
andere Eingang des AND Gatters 76 wird mit dem globalen
Testfreigabesignal LSSD TE verbunden. Die Wahleingänge SEL
beider Speicherelemente M1 und M2 sind miteinander und mit dem Abtastfreigabesignal SE
verbunden. Auf ähnliche
Weise sind die Takteingänge
beider Speicherelemente M1 und M2 miteinander und mit dem globalen
Taktsignal CLK verbunden.
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Im
Betrieb ist das lokale Testfreigabesignal TE_LOCAL HIGH, wenn beide
Eingänge
zum AND Gatter 76 HIGH sind und sind LOW, wenn einer von
beiden oder beide Eingänge
zum AND Gatter 76 LOW sind. Die beiden Speicherelemente
M1 und M2 liefern normalerweise HIGH auf ihrer Seite an das AND
Gatter 76. Wenn das Abtastfreigabesignal SE zum Beispiel
LOW ist, steuern die 0 Eingänge
beider Speicherelemente M1 und M2 und der Q1 Ausgang für die Polaritätsumkehrung
verursacht, dass HIGH am Eingang des AND Gatters 76 vorliegt.
Auf der anderen Seite, wenn das Abtastfreigabesignal SE HIGH ist,
steuern die Eingänge,
keine Polaritätsumkehrung
findet statt und ein HIGH liegt am AND Gatter 76 an. Als
solches hängt
Bestätigung
des lokalen Testfreigabesignals TE_LOCAL normalerweise vom Logikzustand
des anderen Eingangs des AND Gatters 76 ab und zwar dem
globalen Testfreigabesignal LSSD_TEST. Dieses Signal ist auf HIGH,
wenn der Tester bereit ist und ist ansonsten LOW.
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Der
einzige Zeitpunkt, zu dem die Speicherelemente M1 und M2 ein LOW
an den Eingang des AND Gatters 76 liefern ist ein Taktzyklus
unmittelbar nachdem das Abtastfreigabesignal SE von HIGH auf LOW wechselt,
während
das Abtastfreigabesignal SE HIGH ist, steuern die 1 Eingänge und
verursachen, dass LOW an den 0 Eingängen der zweiten Speicherelemente
M2 anliegt (keine Polaritätsumkehrung).
Beim Taktzyklus, unmittelbar nach einem LOW Übergang des Abtastfreigabesignals
SE, wird das LOW, das am 0 Eingang des zweiten Speicherelements
M2 vorlag, HIGH am Ausgang Q1 (Polaritätsumkehrung). Das HIGH wird
anschliessend durch den Umsetzer 76 umgekehrt und bewirkt,
dass ein LOW am Eingang des AND Gatters 76 vorliegt. Es
ist anzumerken, dass diese Bedingung nur einen Taktzyklus andauert,
nach dem das normale HIGH am Eingang des AND Gatters erneut bestätigt wird.
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Nun
wird auf die 8 Bezug genommen. Der Zweck
des Hauptüberwachungsmoduls 80 liegt
darin, den Nebenabtasttakt BCLK zu veranlassen vor dem Hauptabtasttakt
ACLK bestätigt
zu werden, in dem Hauptüberwachungsfreigabesignal
MOB_EN HIGH bestätigt
wird auf der Grundlage der empfangenen Abtastdaten. In einem Ausführungsbeispiel
hat das Hauptüberwachungsmodul 80 jeweils
erste, zweite, dritte und vierte Speicherelemente F1 – F4 des
Muxscan Typs, die, wie abgebildet, verbunden sind. Alle vier Speicherelemente
F1 – F4
besitzen einen Ausgang Q1, der im Verhältnis zum 0 Eingang umgekehrte
Polarität
anzeigt und alle sind mit dem globalen Systemtakt CLK verbunden.
das erste Speicherelement F1 arbeitet als Hauptsteuerung für den Hauptüberwachungsmodul 80 auf
der Grundlage des Eingangssignals, das von dem Speicherelement F1
empfangen wurde. Dieses Speicherelement arbeitet auch als Teil der
Abtastkette 40 (sieh dazu 4) und als
solche kann es im Wesentlichen irgendwo innerhalb der Abtastkette
liegen. Die Flexibilität in
der Speicherstelle erlaubt dem ATPG einen wirkungsvollen Test durchzuführen.
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In
diesem Ausführungsbeispiel
liegt das erste Speicherelement F1 in enger Nachbarschaft zu einem Speicherelement
des L2-Star Typs (sieh dazu auch die 2) in der
Abtastkette 40, wobei das Nebenausgangsignal QS des L2-Star
Speicherelements mit dem 1 Eingang des ersten Speicherelements F1
verbunden ist. Obwohl hier das Nebenausgangsignal Q1 benutzt wird,
können
dafür andere
Signale an anderen Punkten der Abtastkette eingesetzt werden. Das
Steuersignal der Hauptüberwachung
MOB_CNTL wird an den 0 Eingang des ersten Speicherelements gelegt.
Der Ausgang Q1 des ersten Speicherelements F1 wird an den 0 Eingang
des zweiten Speicherelements F2 gelegt und kann auch als Auslesesignal
SO_N herangezogen werden. In der Tat kann im Wesentlichen jeder
Punkt auf der Abtastkette angezapft werden, um Auslesedaten zu erhalten.
Erinnern wir uns, dass das Auslesesignal SO_N die Testergebnisse
des integrierten Schaltkreises durch die Abtastkette trägt und eventuell
heraus an den Tester. Der Ausgang Q1 des zweiten Speicherelements
F2 wird umgekehrt und mit einem Eingang eines 3-Eingangs- AND Gatters 82 verbunden.
Die Wahleingänge
SEL des ersten und des zweiten Speicherelements F1 und F2 werden
miteinander und dem Abtastfreigabesignal SE verbunden.
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Wie
schon zuvor erwähnt
wurde, muss das Hauptüberwachungsmodul 80 das
lokale Testfreigabesignal TE_LOCAL für HIGH bestätigen, bevor es das Freigabesignal
der Hauptüberwachung
MOB EN bestätigen kann.
In diesem Ausführungsbeispiel
dienen die dritten und vierten Speicherelemente F3 und F4 dazu,
das lokale Testfreigabesignal TE_LOC zu speichern und dieses Signal
an das 3-Eingangs- AND Gatter 82 zu liefern. Da die Wahleingänge SEL
(und die 1 Eingänge)
sowohl des dritten wie auch des vierten Speicherelements F3 und
F4 auf LOW verankert sind, steuern die 0 Eingänge und eine Polaritätsumkehrung
findet statt. Dies bringt das lokale Testfreigabesignal TE_LOCAL
dazu umgekehrt zu werden, hier mit TE_LOCAL1 bezeichnet, ehe es
an den zweiten Eingang des AND Gatters 82 gelegt wird.
Das Signal wird dann abermals umgekehrt, hier mit TE_LOCAL2 bezeichnet,
und an den verbleibenden Eingang des AND Gatters 82 gelegt.
Der Grund für
die zweite Umkehrung durch das vierte Speicherelement F4 ist die
Verzögerung
des lokalen Testfreigabesignals TE_LOCAL durch einen Taktzyklus,
bevor es das AND Gatter 82 erreicht. Eine ausführlichere Erklärung dieser
Verzögerung
wird bei der Beschreibung der 11 vorgenommen.
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Im
Betrieb wird das Freigabesignal der Hauptüberwachung MOB_EN nur bestätigt, wenn
der Q1 Ausgang des zweiten Speicherelements F2 und das TE_LOCALI
Signal beide LOW sind und das TE_LOCAL 1 Signal HIGH ist. In diesem
Ausführungsbeispiel
ist jedoch der Q1 Ausgang des zweiten Speicherelements F2 normalerweise
HIGH. Zur Veranschaulichung: wenn das Abtastfreigabesignal SE_LOW
ist, steuern die 0 Eingänge,
Polaritätsumkehrung
findet statt und der Ausgang Q1 des zweiten Speicherelements F2
ist HIGH, weil das Steuersignal für die Hauptfreigabe MOB_CNTL
auf HIGH zurückkehrt
(wie zuvor dargelegt wurde). Auf der anderen Seite, wenn ein Abtastfreigabesignal
SE HIGH ist, steuern die 1 Eingänge,
keine Polaritätsumkehrung setzt
ein und der Ausgang Q1 des zweiten Speicherelements F2 ist HIGH.
Jede Anzahl von Daten kann in dieser Zeit in das erste Speicherelement
F1 eingelesen werden (über
das Nebenausgangssignal QS), der Ausgang Q1 des zweiten Speicherelements
F2 wird jedoch HIGH bleiben, weil der 1 Eingang dieses Speicherelements
an 5 Volt gebunden ist.
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Der
einzige Zeitpunkt, an dem der Ausgang Q1 des zweiten Speicherelements
F" LOW ist, ist
ein Zyklus unmittelbar nach den Übergängen des
Abtastfreigabesignal SE von HIGH zu LOW und nur dann, wenn das Nebenausgangssignal
QS während
des unmittelbar vorhergehenden Durchlaufs HIGH ist. Zum Beweis: während das
Abtastfreigabesignal SE HIGH ist, wenn das Nebenausgangssignal QS
HIGH ist, wird ein LOW am 0 Eingang des zweiten Speicherelements
F2 anliegen (keine Polaritätsumkehrung).
Beim Taktdurchlauf, unmittelbar nach den Übergängen des Abtastfreigabesignals
SE auf LOW, wird das LOW, das an dem 0 Eingang des zweiten Speicherelements
F2 vorlag, am Ausgang Q1 HIGH (Polaritätsumkehrung). Während dieses Durchgangs,
wenn das lokale Testfreigabesignal TE_LOCAL auch HIGH ist, wird
das Hauptüberwachungsfreigabesignal
MOB-EN als HIGH bestätigt.
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Auf
eine andere Art dargestellt: Das Freigabesignal der Hauptüberwachung
MOB_EN wird nur bestätigt,
wenn das Nebenausgangssignal QS HIGH am Ende des Abtastfreigabedurchgangs
ist (das heisst, wenn SE von HIGH zu LOW übergeht) und das lokale Testfreigabesignal
TE_LOCAL auch HIGH ist.
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Das
Taktgebermodul 90 erzeugt die getrennten, nicht überlappenden
Taktsignale, die für
einen korrekten Betrieb auf den LSSD Speicherelementen erforderlich
sind. Es gibt 4 Hauptaufgaben, die vom Taktgebermodul 90 ausgehen,
wobei jede mit diskreten Logikkomponenten erklärt werden, wie in der 9A – 9D dargestellt
ist.
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In
einem Ausführungsbeispiel,
unter Bezug auf die 9A, erzeugt das Taktgebermodul 90 zwei
getrennte Takte aus dem globalen Taktsystem CLK, einen Hauptspeichertakt
ACLOCK und einen Nebenspeichertakt BCLOCK, die betriebsintern im
Taktgebermodul 90 liegen. Diese internen Takte werden vom
Taktgebermodul 90 benutzt, wie unten noch beschrieben werden
wird, um die Haupt- und Nebenabtasttakte während des Abtastbetriebs zu
erzeugen. Die globalen Systemtakte CLK werden an einen Umsetzer 92 in
einen Eingang eines ersten NOR Gatters 94 geleitet. Der
Ausgang des ersten NOR Gatters 94 wird in einen ersten
Verzögerungsblock 96 geleitet,
der dem Hauptspeichertakt ACLOCK erzeugt. Der Hauptspeichertakt
ACLOCK wird dann an einen Eingang eines zweiten NOR Gatters 98 geleitet,
während
der globale Systemtakt CLK den verbleibenden Eingang versorgt. Der
Ausgang des zweiten NOR Gatters 98 wird in einen zweiten
Verzögerungsblock 100 eingespeist,
um den Nebenspeichertakt BCLOCK zu erzeugen. Der Nebenspeichertakt
BCLOCK wird dann an den verbleibenden Eingang des ersten NOR Gatters 94 geliefert.
Der erste und der zweite Verzögerungsblock 96 und 100 dienen
zur Verzögerung
ihrer jeweiligen Eingänge,
um die beiden Takte ACLOCK und BCLOCK vor dem gegenseitigen Überlappen
zu schützen.
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Nun
wird auf die 9B Bezug genommen. Der Taktgenerator 90 erzeugt
auch den Schreibtakt WCLK. Dieser Takt wurde vorwiegend zur Speicherung
von Daten benutzt, die durch den integrierten Schaltkreis bei normalem
Betrieb erzeugt werden, wird aber auch eingesetzt, zum gleichen
Zweck, beim Abtastbetrieb. Der Schreibtakt WCLK ist das Produkt
eines 4-Eingangs-
NOR Gatters 104, die Eingänge dafür sind das Rücksetzsignal
RESET, der globale Systemtakt CLK, das Abtastfreigabesignal SE und
das lokale Testfreigabesignal TE_LOCAL, umgekehrt durch den Umsetzer 106.
Durch Überwachung
wird der Ausgang des NOR Gatters 104 HIGH bestätigt, nur
wenn das lokale Testfreigabesignal TE_LOCAL HIGH ist und alle anderen
Signale LOW sind.
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Bezug
wird nun auf die 9C genommen. Der Hauptspeichertakt
ACLOCK wird benutzt, um den Hauptabtasttakt ACLK zu erzeugen. Der
Hauptspeichertakt ACLOCK und das Abtastfreigabesignal SE werden mit
den Eingängen
des AND Gatters 108 verbunden. Der Ausgang des AND Gatters 108 speist
einen Eingang eines NOR Gatters 110, während das Rücksetzsignal RESET den anderen
Eingang speist. Durch Überwachung
kann man bestätigen,
dass der Hauptabtasttakt ACLK auf HIGH bestätigt wird, nur wenn das Rücksetzsignal
RESET LOW ist und sowohl das Abtastfreigabesignal SE als auch der
Hauptspeichertakt ACLOCK zur selben Zeit nicht HIGH sind.
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Nun
wird Bezug auf die 9D genommen. Der Nebenspeichertakt
BCLOCK wird zur Erzeugung des Nebenabtasttakts BCLK benutzt. Man
kann bestätigen:
das TE_LOCAL2 Signal und ein umgekehrtes TE_LOCAL1 Signal speisen
ein NOR Gatter 112, dessen Ausgang das Hauptüberwachungsoversignal MOB_OVER
erzeugt. Der Zweck des Hauptüberwachungsoversignals
MOB_OVER ist unerwünschte
Bestätigung
des BCLK zu verhindern, wie weiter unten erklärt werden wird. Das Signal
wird mit einem Eingang eines ersten 3-Eingangs- NAND Gatters 114 verbunden,
während
die zwei anderen Eingänge
an das lokale Testfreigabesignal TE_LOCAL und das Hauptüberwachungssignal
MOB_EN, jeweils über
die Umsetzer 116 und 118, angeschlossen werden.
Ein zweites 3-Eingangs- NAND Gatter 120 wird durch das
Freigabesignal für
die Hauptüberwachung
MOB_EN, das umgekehrte lokale Testfreigabesignal TE_LOCAL und das
Abtastfreigabesignal SE über
einen Umsetzer 122 gespeist. Die Ausgänge der beiden 3-Eingangs- NAND Gatter 114 und 120 werden
mit einem NAND Gatter 124 verbunden. Der Ausgang des NAND
Gatters 124 und der Nebenspeichertakt BCLOCK speisen ein
AND Gatter 126. Der Ausgang des AND Gatters 126 und
das Rücksetzsignal werden
mit einem OR Gatter 128 verbunden, dessen Ausgang den Nebenabtasttakt
BCLK erzeugt.
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Die 9D kann
am besten unter Zuhilfenahme der folgenden Wahrheitswertetafel erklärt werden, wobei "0" und "1" jeweils
LOW and HIGH darstellen und wobei X den "don't
care" Status (Nichtbeachtungsstatus)
darstellt.
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Die
erste Reihe zeigt, wenn das Freigabesignal für die Hauptüberwachung MOB_EN HIGH ist,
dann ist auch der Nebenabtasttakt BCLK HIGH (natürlich so lange wie der Nebenspeichertakt
BCLOCK HIGH ist. Dies ist der Fall, bei dem der Nebenabtasttakt
BCLK vor dem Hauptabtasttakt ACLK zu Beginn der Abtastbetriebs bestätigt ist.
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Die
zweite Reihe zeigt den Nebenabtasttakt wieder als HIGH an, wenn
das Abtastfreigabesignal SE HIGH ist. Das ist der Fall, bei dem
normales Abtasten stattfindet und der Haupt- und Nebenabtasttakt ACLK und BCLK wahlweise
bestätigt
werden.
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Die
dritte Reihe zeigt den unerwünschten
Fall, bei dem das Freigabesignal der Hauptüberwachung MOB_EN und das Abtastfreigabesignal
SE beide LOW sind, der Nebenabtasttakt BCLK sollte LOW sein ist aber
noch HIGH. Wie dagegen in der vierten Reihe gezeigt wird, kann dem
Hauptüberwachungsoversignal MOB_OVER
LOW bestätigt
werden, um den Nebenabtasttakt BCLK auf LOW zu zwingen.
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Die
fünfte
Reihe zeigt , ob das lokale Prüffreigabesignal
LOW ist, der Nebenabtasttakt BCLK wird natürlich LOW sein.
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Der
Betrieb der Schnittstelle 50 kann unter Bezug auf das in
der 10 gezeigte Flussdiagramm beschrieben werden:
als Erstes die Schnittstellen 50, Speicherdaten die durch
ein LSSD Speicherelement in den integrierten Schaltkreis (ST 10)
zu lesen sind. Als Nächstes:
erhält
sie den Zustand des Testers (das heisst aktiv oder gesperrt) (ST
12). Dann, nachdem Daten aus dem integrierten Schaltkreis (erzeugt
als Antwort auf die abgetasteten Daten) im LSSD Speicherelement
aufgefangen wurden, bestimmt die Schnittstelle 50, ob das erste
Bit des Hauptauffangregisters "überwacht" werden muss oder
gespeichert (ST 14) werden muss. Falls ja, bestätigt die Schnittstelle 50 den
Nebenabtasttakt BCLK, bevor sie den Hauptabtasttakt ACLK (ST 16)
bestätigt.
Falls nein, wird der Hauptabtasttakt ACLK zuerst bestätigt (ST
18). Die Abtastung verläuft
normalerweise danach mit dem Hauptabtasttakt ACLK und der Nebenabtasttakt
BCLK wird wechselweise bestätigt.
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Die
beiden obigen Fälle
des Betriebs der Schnittstelle 50 sind im Zeitdiagramm
der 11 dargestellt. Im Zeitdiagramm
sind die drei ersten Signale CL, SE und LSSD_TE Steuersignale, die
extern am LSSD Modul 50 erzeugt werden. Alle anderen gezeigten
Signale werden vom LSSD Modul 50 erzeugt. Es ist anzumerken, dass
der Hauptabtasttakt ACLK und der Nebenabtasttakt BCLK, wie gefordert,
getrennt sind und nicht überlappen.
Der Schreibtakt WCLK wird gewöhnlich
während
des Normalbetriebs bestätigt,
wird aber auch während
des Abtastvorgangs, unmittelbar vor der steigenden Flanke, bestätigt werden,
um ausgehende Daten "einzufangen", oder zu speichern,
die von dem IC erzeugt werden, als Antwort auf die im Test abgetasteten Daten.
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Fall
1 im Zeitdiagramm ist ein Fall, wo die Daten auf einem Ausgangsignal
des Hauptauffangregisters QM eines L2-Star Speicherelements wichtig sind und überwacht
werden sollen (daher der Ausdruck Hauptüberwachung "Master Observe"). Dies bedeutet, dass das Nebenausgangssignal
QS des vorhergehenden LSSD Speicherelements HIGH war, als das Abtastfreigabesignal
von HIGH auf LOW überging
und im unmittelbar folgenden Taktzyklus das lokale Testerfreigabesignal
TE_LOCAL HIGH war. Nachdem die Daten an der steigenden Flanke gespeichert
wurden, wird das Freigabesignal der Hauptüberwachung MOB_EN, wie gezeigt,
bestätigt
und der Nebenabtasttakt BCLK wird vor dem Hauptabtasttakt ACLK bestätigt. Mit
der Bestätigung
des Nebenabtasttakts BCLK, werden die Daten am Hauptausgangssignal
QM im Nebenausgangssignal QS gespeichert.
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Es
ist anzumerken, dass die Bestätigung
des Freigabesignals der Hauptüberwachung
MOB_EN nicht unmittelbar an der steigenden Flanke stattfindet, sondern
ungefähr
einen halben Zyklus später,
um den Daten Zeit zum Speichern zu lassen. Diese Verzögerung ist
der Grund das Testerfreigabesignal TE_LOCAL durch das vierte Speicherelement
F4 passieren zu lassen (siehe 8 und die
dazugehörige
Beschreibung).
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Fall
2 auf dem Zeitdiagramm ist, wo die Daten auf einem Ausgangssignal
QM des Hauptauffangregisters eines L2-Star Speicherelements unbedeutend
sind und nicht überwacht
zu werden brauchen. Es gibt keine Bestätigung des Freigabesignals
der Hauptüberwachung
MOB_EN nach der steigenden Flanke (Capture Edge) und der Hauptabtasttakt
ACLK wird zuerst bestätigt,
somit werden die Daten, die auf dem Ausgangssignal QM waren, verschoben.
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Zusammengefasst:
Die LSSD Schnittstelle der vorliegenden Erfindung erzeugt getrennte,
nicht überlappende
Takte zur Anwendung mit einem LSSD Speicherelement und erlaubt die
Steuerung, ob der Haupt- oder Nebenabtasttakt der Speicherelements
zuerst während
des Abtastbetriebs bestätigt
wird. Dies erlaubt einem integrierten Schaltkreis, der vorwiegend
für Nicht-LSSD
artige Speicherelemente gebaut ist, LSSD-artige Speicherelemente
zu benutzen und macht das Prüfen
solcher integrierten Schaltkreise unter Benutzung von ATPG-Werkzeugen möglich.
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Es
versteht sich, dass die hier beschriebenen Ausführungsbeispiele nur veranschaulichend
sind und andere Ausführungsbeispiele
von einem Fachmann auf dem Gebiet abgeleitet werden können. Obwohl
zum Beispiel ein HIGH auf dem Nebenausgangssignal QS am Ende eines
Abtastfreigabezyklus benötigt
wird um das Freigabesignal der Hauptüberwachung MOB_EN zu überwachen,
kann in anderen Ausführungsbeispielen das
Nebenausgangssignal QS LOW sein, im Einklang mit der Gestaltung
des Schaltkreises und den Testprogrammparametern. Darüber hinaus
ist es nicht beabsichtigt, dass die besondere Kombination von Auffangregistern,
Flip-Flops und diskreter Logikkomponenten, einschliesslich der Schnittstelle 50,
wie hier beschrieben wurde, einschränkend sind. Andere Kombinationen
und Vorrichtungen können
bestimmt eingesetzt werden, um die Schnittstelle 50 zu
errichten, ohne von dem Umfang der Erfindung abzuweichen. Dementsprechend sollte
die Erfindung lediglich durch die nachfolgenden Ansprüche begrenzt
sein.
