CN105631077B - 具有增大的故障覆盖率的集成电路 - Google Patents

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Abstract

本发明涉及具有增大的故障覆盖率的集成电路。公开了一种用于增大集成电路(IC)设计的故障覆盖率的电子设计自动化(EDA)工具，该工具包含用于将至少一个XOR门、AND门、OR门及多路复用器插入观察测试点与IC设计的现有的第一扫描触发器的处理器。XOR门借助于AND门、OR门及多路复用器给第一扫描触发器提供观察测试信号，使得观察测试信号覆盖在观察测试点处出现的故障。第一扫描触发器基于观察测试信号来输出数据输入信号、测试模式集及第一测试信号集，用于指示IC设计是否有故障。能够在结构上进行测试的可测试的IC使用IC设计来制作。

Description

具有增大的故障覆盖率的集成电路
技术领域
本发明一般地涉及电子设计自动化(EDA)工具，并且更特别地，涉及用于增大集成电路的故障覆盖率的EDA工具。
背景技术
集成电路(IC)通常包含各种模拟及数字构件。这样的IC可能具有在制造过程中由尘埃粒子污染导致的制造缺陷，这些制造缺陷能够导致IC出故障。因而，为检测这样的制造缺陷而测试IC是非常重要的。可测性设计(DFT)技术给IC添加了可测试特性，用于检查并识别制造缺陷。DFT使自动测试设备(ATE)能够在IC上执行各种故障测试。ATE使用由例如自动测试模式生成器(ATPG)、伪随机模式生成器(PRPG)等测试模式生成器生成的测试模式(test patterns)，来检测在IC中的故障。经受这样的故障测试的IC被称为被测电路(CUT)。
DFT允许使用自动化来检测CUT的设计故障，并因此减少故障测试的开发和执行所需的时间和成本。DFT技术应当提供对于CUT的全部设计故障的覆盖率。DFT技术包括各种故障模型，例如，转换、路径延迟和固定型故障模型。转换故障模型被用来检测在具体时段内通过CUT传播的在CUT的特定元件处的状态转换故障。路径延迟故障模型计算出在CUT内的路径上的每个元件的延迟之和，并且通过将该路径延迟之和与临界路径的延迟比较来检测故障。固定型故障模型，例如，固定于“0”及固定于“1”的故障模型，被用来检测会导致CUT的逻辑被固定于特定的逻辑状态(即，逻辑0或逻辑1)的在CUT的各个元件之间的故障连接。基于测试模式的来源，DFT技术被划分为扫描测试或内建自测试(BIST)。
一般地，扫描测试被用于检测设计故障。CUT在受到扫描测试时按照两种模式操作——测试模式(也称为移位操作)和功能模式(也称为捕获操作)。在扫描测试开始时，CUT被设置为处于测试模式。在测试模式中，CUT被划分成多个片上逻辑模块。每个片上逻辑模块被进一步分到扫描链或路径之内。逻辑模块的数字逻辑元件(例如，触发器、锁存器和数据寄存器)被连接在一起以形成扫描链或路径。ATE将由ATPG生成的第一测试模式串行扫描到扫描路径的数字逻辑元件之内。CUT然后切换到功能模式达CUT的时钟信号的一个时钟周期，在该功能模式中CUT的主输出被观察到，并且CUT的主输入根据CUT的设计的功能要求而设定。CUT然后切换回到测试模式，并且扫描路径的输出在每个时钟周期内被观察到。然后，当前一测试模式向外移位到多个输入签名读出器(MISR)用于分析时，ATE将第二测试模式装载到扫描路径之内。该过程被重复，直到满足CUT的所要求的故障覆盖率。ATPG使用CUT的网表的门级表示来生成测试模式，并且因此测试模式是确定性的。但是，ATPG不具有足够的存储容量来存储覆盖全部转换、路径延迟和固定型故障模型的整个测试集。
BIST是为启用在CUT内的逻辑自检查而提供的自测试机制。例如，BIST过程通常集成于符合其中安全特性的测试是至关重要的汽车电子器件的ISO 26262标准内。BIST类似于扫描测试，但使用PRPG(例如，线性反馈移位寄存器(LFSR))来代替ATPG，用于生成伪随机测试模式。由于BIST不需要任何附加设备，例如，用于故障测试的ATPG，因而BIST能够在现场执行(即，在IC组装厂之外)。BIST比扫描测试方法需要更少的时间来执行故障测试方法，并且因此降低了制造成本。但是，在BIST期间施加于CUT的伪随机测试模式不提供组构的故障覆盖率，并且通常会遗漏，难以检测到故障。要克服上述缺点，IC需包含观察及控制测试点。观察测试点是用来检测故障的逻辑元件的输出，而控制测试点是用来控制输入的逻辑元件的输入。
EDA工具在IC的设计阶段中使用，例如，用于IC的各种电路构件的布局/层面规划以及故障覆盖率要求。图1A示出了正被使用观察及控制测试点进行结构测试的一种常规IC100的示意性框图。IC 100包含与IC 100的第一逻辑元件集(未示出)的输出对应的第一观察测试点集(A、B、C、D、E、F、G和H)，第一、第二及第三XOR门102、104和106，以及第一扫描触发器108。第一XOR门102的第一、第二、第三及第四输入端子分别连接至观察测试点A、B、C和D。第一XOR门102的输出端子输出第一测试信号。第二XOR门104的第一、第二、第三及第四输入端子分别连接至观察测试点E、F、G和H。第二XOR门104的输出端子输出第二测试信号。第三XOR门106具有与用于接收第一测试信号的第一XOR门102的输出端子连接的第一输入端子，与用于接收第二测试信号的第二XOR门104的输出端子连接的第二输入端子，以及用于输出观察测试信号的输出端子。第一扫描触发器108连接于IC 100的扫描链的第三XOR门106与第二扫描触发器(未示出)之间。第一扫描触发器108具有与用于接收观察测试信号的第三XOR门106的输出端子连接的数据输入端子，用于接收测试模式集的扫描输入端子，用于接收扫描使能信号的扫描使能输入端子，以及用于接收时钟信号的时钟输入端子。在一个实例中，当IC 100正受到使用ATE进行的测试时，测试模式集能够由ATPG(未示出)或PRPG(未示出)生成。在另一个实例中，当BIST被调用时，测试模式集由IC 100在内部生成。第一扫描触发器108的输出端子连接至第二扫描触发器，用于基于扫描使能信号的逻辑状态而输出观察测试信号和测试模式集中的至少一个。
在操作中，当扫描使能信号为高时，即，在IC 100的移位操作期间，测试模式集在第一扫描触发器108的输出端子处输出。当扫描使能信号为低时，即，在IC 100的捕获操作期间，观察测试信号在第一扫描触发器108的输出端子处输出。因此，IC 100的所需故障覆盖率得以满足。但是，IC 100包含多个观察测试点集，并且对于每个观察测试点集，附加的扫描触发器被插入扫描路径内。因此，扫描路径的长度增大，这会增加为测试IC 100所需的面积开销和时间。
图1B示出了作为能够使用观察及控制测试点来测试的IC的另一种常规IC 110。图1A的第一扫描触发器108被替换为第四XOR门112和AND门112。IC 110还包含第三扫描触发器116，该第三扫描触发器116是扫描路径的预先存在的扫描触发器。AND门114具有与用于接收观察测试信号的第三XOR门106的输出端子连接的第一输入端子，用于接收观察测试点使能信号的第二输入端子，以及用于输出观察测试信号的输出端子。第四XOR门112具有与AND门114的输出端子连接的用于接收观察测试信号的第一输入端子以及用于接收来自IC110的功能路径的数据输入信号的第二输入端子。第三扫描触发器116的数据输入端子连接至第四XOR门112的输出端子，用于基于观察测试点使能及观察测试信号的逻辑状态来接收观察测试信号和数据输入信号之一。第三扫描触发器116的扫描输入端子接收测试模式集。第三扫描触发器116的扫描使能输入端子接收扫描使能信号，并且其时钟输入端子接收时钟信号。
在操作中，观察测试点使能信号在测试期间为高。当扫描使能信号为高时，即，在移位操作期间，测试模式集在第三扫描触发器116的输出端子处输出。当扫描使能信号在捕获操作期间为低时，观察测试信号和数据输入信号之一在第三扫描触发器116的输出端子处输出。观察测试信号的逻辑状态指示出IC 110是有故障还是没有故障。因而，第三扫描触发器116的输出指示IC 110是否有故障，并且因此使得能够进行故障检测。由于整个观察测试点集均由测试技术所覆盖，因而IC 100的所需要的故障覆盖率得以满足。由于第三扫描触发器116是扫描路径的现有扫描触发器，因而不需要与第一观察测试点集对应的附加的扫描触发器。但是，第四XOR门112在功能操作模式期间添加了IC 100的功能时序的延迟。
因此，拥有具有增大的故障覆盖率的IC设计以及能够修改IC设计以生成具有提高的故障覆盖率但没有增大的面积或功能时序的IC设计的EDA工具将是有利的。
附图说明
下面关于本发明的优选实施例的详细描述在结合附图来阅读时将会更好理解。本发明通过举例来说明，但是并不受附图所限制，在附图中相同的附图标记指示相似的元件。
图1A和1B是正受到结构测试的常规集成电路的示意性框图；
图2是根据本发明的一种实施例的用于增大集成电路设计的故障覆盖率的电子设计自动化(EDA)工具的示意性框图；
图3是根据本发明的一种实施例的一个示例性集成电路设计的示意性框图；
图4是根据本发明的一种实施例的另一个示例性集成电路设计的示意性框图；以及
图5是根据本发明的一种实施例的一个可测试的集成电路的示意性框图。
具体实施方式
关于附图的详细描述意指作为关于本发明的当前优选实施例的描述，但并非旨在表示本发明可以实施的唯一形式。应当理解，相同的或等效的功能可以通过意指包含于本发明的精神和范围之内的不同实施例来实现。如同本文所使用的，术语多路复用器已经缩写为复用器(mux)。
在本发明的一种实施例中，提供了用于增大集成电路设计的故障覆盖率的一种电子设计自动化(EDA)工具。该集成电路设计包含与集成电路设计的多个逻辑元件的输出对应的多个观察测试点。EDA工具包含用于存储集成电路设计的存储器以及与存储器通信的处理器。处理器包含用于识别与该观察测试点的第一观察测试点集对应的集成电路设计的第一扫描触发器的装置。第一观察测试点集生成第一测试信号集。处理器还包含用于在第一观察测试点集与第一扫描触发器之间插入至少一个XOR门、AND门和OR门的装置。处理器将该至少一个XOR门的第一输入端子集连接至用于接收相应的第一测试信号集的第一观察测试点集。处理器将至少一个XOR门的输出端子连接至AND门的第一输入端子，用于给其提供观察测试信号。处理器将端子AND门的输出连接至OR门的第一输入端子。处理器将OR门的输出端子连接至第一扫描触发器的扫描使能输入端子。处理器还包含用于给AND门的第二输入端子提供观察测试点使能信号，给OR门的第二输入端子提供扫描使能信号，以及分别给第一扫描触发器的数据和扫描输入端子提供数据输入信号和测试模式集的装置。AND门基于观察测试点使能信号而给OR门提供观察测试信号，并且OR门基于扫描使能信号而给第一扫描触发器的扫描使能输入端子提供观察测试信号。处理器还包含用于观察在第一扫描触发器的输出端子处数据输入信号和测试模式集中的至少一个的装置。
在本发明的另一种实施例中，提供了用于增大集成电路设计的故障覆盖率的一种电子设计自动化(EDA)工具。集成电路设计包含与集成电路设计的多个逻辑元件的输出对应的多个观察测试点。EDA工具包含用于存储集成电路设计的存储器以及与存储器通信的处理器。处理器包含用于识别与该观察测试点的第一观察测试点集对应的集成电路设计的第一扫描触发器的装置。第一观察测试点集生成第一测试信号集。处理器还包含用于在第一观察测试点集与第一扫描触发器之间插入多路复用器的装置。处理器将多路复用器的第一输入端子连接至第一观察测试点集，用于接收第一测试信号集。处理器将多路复用器的输出端子连接至第一扫描触发器的扫描输入端子。处理器还提供用于给多路复用器的第二输入端子提供测试模式集，给多路复用器的选择输入端子提供测试控制信号，分别给第一扫描触发器的扫描使能和数据输入端子提供扫描使能信号和数据输入信号的装置。处理器还提供用于基于测试控制和扫描使能信号而观察在第一扫描触发器的输出端子处的第一测试信号集的装置。
在本发明的又一种实施例，提供了一种可测试的集成电路。可测试的集成电路包含可测试的集成电路设计的扫描路径的多个观察测试点、至少一个XOR门、AND门、OR门、多路复用器和第一扫描触发器。EDA工具被用来将该至少一个XOR门、AND门和OR门插入该多个观察测试点与第一扫描触发器之间。该多个观察测试点对应于可测试的集成电路的多个逻辑元件的输出。该至少一个XOR门具有与该多个观察测试点连接用于接收多个测试信号的多个输入端子以及用于输出观察测试信号的输出端子。AND门具有与该至少一个XOR门的输出端子连接用于接收观察测试信号的第一输入端子，用于接收外部观察点使能信号的第二输入端子，以及用于输出观察测试信号的输出端子。OR门具有与AND门的输出端子连接的第一输入端子用于接收观察测试信号的，用于接收外部扫描使能信号的第二输入端子，以及用于输出观察测试信号的输出端子。多路复用器具有与该至少一个XOR门的输出端子连接用于接收观察测试信号的第一输入端子，用于接收测试模式集的第二输入端子，用于接收外部测试控制信号的选择输入端子，以及用于输出观察测试信号和测试模式集中的至少一个的输出端子。第一扫描触发器具有用于接收数据输入信号的数据输入端子，与多路复用器的输出端子连接用于接收观察测试信号和测试模式集中的至少一个的扫描输入端子，与OR门的输出端子连接用于接收观察测试信号的扫描使能输入端子，以及用于输出数据输入信号、观察测试信号和测试模式集中的至少一个的输出端子。
本发明的不同实施例提供了用于增大集成电路设计的故障覆盖率的电子设计自动化(EDA)工具。集成电路设计包含与集成电路设计的多个逻辑元件的输出对应的多个观察测试点。EDA工具包含用于存储集成电路设计的存储器以及与存储器通信的处理器。处理器包含用于识别与该观察测试点的第一观察测试点集对应的集成电路设计的第一扫描触发器的装置。第一观察测试点集生成第一测试信号集。
处理器包含用于插入该至少一个XOR门以接收来自第一观察测试点集的相应的第一测试信号集的装置。处理器插入AND门用于接收来自该至少一个XOR门的观察测试信号。处理器将OR门插入AND门与第一扫描触发器之间。处理器将多路复用器插入该至少一个XOR门与第一扫描触发器之间，用于接收观察测试信号。处理器还包含用于提供观察测试点使能信号、扫描使能信号、数据输入信号以及测试模式集和测试控制信号的装置。
在由集成电路设计制造的集成电路的结构测试期间，AND门基于观察测试点使能信号而给OR门提供观察测试信号，并且OR门基于扫描使能信号而给第一扫描触发器的扫描使能输入端子提供观察测试信号。
当扫描使能信号处于逻辑高的状态时，第一扫描触发器基于测试控制信号而输出测试模式集和观察测试信号中的至少一个。当测试控制信号处于逻辑高和逻辑低的状态时，多路复用器给第一扫描触发器的扫描输入端子分别输出测试模式集和观察测试信号。当扫描使能信号处于逻辑低的状态时，第一扫描触发器基于测试控制信号和观察测试信号而输出测试模式集、观察测试信号和数据输入信号中的至少一个。当观察测试信号处于逻辑低的状态时，在第一扫描触发器的输出端子输出数据输入信号。当观察测试信号处于逻辑高的状态时，基于测试控制信号而在第一扫描触发器的输出端子输出测试模式集和观察测试信号中的至少一个。
因此，与为增大结构测试的故障覆盖率而插入附加的扫描触发器的常规EDA工具相比，本发明的EDA工具利用现有的第一扫描触发器以及集成电路设计的观察测试点，并且插入至少一个XOR门、AND门、OR门和多路复用器，由此减少集成电路设计的面积开销。此外，本发明的EDA工具在集成电路设计的功能路径内不插入任何逻辑单元。因此，集成电路设计的功能时序保留为未受影响的。此外，可测试的IC还使用该集成电路设计来制造。
现在参照图2，图中示出了根据本发明的一种实施例的用于增大集成电路(IC)设计202的故障覆盖率的EDA工具200的示意性框图。EDA工具200包含存储器204以及与存储器204通信的处理器206。存储器204包含技术库208。存储器204接收并存储IC设计202。IC设计202可以包括包含数字逻辑元件、数字存储器元件或者它们的组合的任意电路设计。数字逻辑元件的实例包括AND门、OR门、NOT门、NOR门、NAND门、XOR门、XNOR门、和/或包含上述门的组合的组合逻辑电路。数字存储器元件的实例包含触发器、锁存器、移位寄存器、复用器和解复用器。技术库208存储数字存储器元件和数字逻辑元件的实例。
处理器206和存储器204构成计算机系统，该计算机系统能够为从独立式个人计算机到处理器和存储器的网络，到大型机系统。计算机系统必须能够运行能够仿真数字与模拟电路的验证工具，例如，Cadence设计系统公司的IncisiveTM一体化仿真器(IUS)。这样的工具和计算机系统是本领域技术人员所知的。IC设计202的实例包括微处理器、微控制器单元(MCU)、片上系统(SOC)和专用集成电路(ASIC)设计。
图3示出了根据本发明的一种实施例的示例性IC设计300的示意性框图。EDA工具200被用来修改用于增大IC设计300的故障覆盖率的IC设计300。IC设计300包含与IC设计300的第一逻辑元件集(未示出)的输出对应的第一观察测试点集，以及IC设计300的扫描路径(未示出)的第一扫描触发器302。在本发明的一种实施例中，第一观察测试点集包含第一至第八观察测试点(A-H)。
在操作中，处理器206识别出与第一观察测试点集对应的第一扫描触发器302，并且将第一至第三XOR门(304-308)、AND门310和OR门312插入第一观察测试点集与第一扫描触发器302之间。处理器206将第一XOR门304的第一至第四输入端子分别连接至第一至第四观察测试点(A-D)。第一XOR门304的输出端子输出第一测试信号。处理器206将第二XOR门306的第一至第四输入端子分别连接至第五至第八观察测试点(E-H)。第二XOR门306的输出端子输出第二测试信号。处理器206将第一XOR门304的输出端子连接至第三XOR门308的第一输入端子，用于提供第一测试信号。处理器将第二XOR门306的输出端子连接至第三XOR门308的第二输入端子，用于提供第二测试信号。第三XOR门308的输出端子输出观察测试信号。
处理器206将第三XOR门308的输出端子连接至AND门310的第一输入端子，用于提供观察测试信号。处理器206将观察测试点使能信号提供给AND门310的第二输入端子。AND门310的输出端子输出观察测试信号。处理器206将AND门310的输出端子连接至OR门312的第一输入端子，用于提供观察测试信号。处理器206给OR门312的第二输入端子提供扫描使能信号。OR门312的输出端子输出观察测试信号。处理器206将数据输入信号提供给第一扫描触发器302的数据输入端子。处理器206接收来自自动测试模式生成器(ATPG)和伪随机模式生成器(PRPG)中的至少一个的测试模式集，并将测试模式集提供给第一扫描触发器302的扫描输入端子。第一扫描触发器302的时钟输入端子接收时钟信号。处理器206将OR门312的输出端子连接至第一扫描触发器302的扫描使能输入端子，用于提供观察测试信号。第一扫描触发器302的输出端子基于观察测试信号而输出数据输入信号和测试模式集中的至少一个。
观察测试点使能信号在IC设计300的结构测试期间处于逻辑高的状态。当扫描使能信号在IC设计300的移位操作期间处于逻辑高的状态时，测试模式集在第一扫描触发器302的输出端子处输出。当扫描使能信号在IC 300的捕获操作期间处于逻辑低的状态时，数据输入信号和测试模式集中的至少一个基于观察测试信号的逻辑状态而在第一扫描触发器302的输出端子输出。
在本发明的一种实施例中，观察测试信号在IC设计300没有故障(即，IC设计300是好的电路设计)时处于逻辑高的状态，并且在IC设计300有故障(即，IC设计300是坏的电路设计)时处于逻辑低的状态。当观察测试信号处于逻辑低的状态时，第一扫描触发器302输出数据输入信号，表示有故障的IC设计300。当观察测试信号处于逻辑高的状态时，第一扫描触发器302输出测试模式集，表示没有故障的IC设计300。在本发明的另一种实施例中，观察测试信号在IC设计300没有故障时处于逻辑低的状态，并且在IC设计300有故障时处于逻辑高的状态。当观察测试信号处于逻辑高的状态时，第一扫描触发器302输出测试模式集，表示有故障的IC设计300。当观察测试信号处于逻辑低的状态时，第一扫描触发器302输出数据输入信号，表示没有故障的IC设计300。因而，如果数据输入信号和测试模式集处于不同的逻辑状态，则有故障的IC设计300能够被检测到。由于观察测试信号覆盖所有观察测试点，因而通过使用扫描路径的现有的第一扫描触发器302来满足IC设计300所需要的故障覆盖率，由此降低IC设计300的生产成本、面积开销和功能时序影响。在本发明的另一种实施例中，使用IC设计300制作的可测试的IC(未示出)能够使用扫描测试和内建自测试(BIST)机制中的至少一个来成功测试。
图4示出了根据本发明的一种实施例的另一个示例性IC设计400的示意性框图。EDA工具200被用来修改用于增大IC设计400的故障覆盖率的IC设计400。IC设计400包含与IC设计400的第一逻辑元件集(未示出)的输出对应的第一观察测试点集(未示出)、IC设计400的扫描路径的第一扫描触发器402、测试扫描触发器404、管线扫描触发器406、第一及第二OR门408和410。在本发明的一种实施例中，测试和管线扫描触发器404和406是扫描路径的一部分。测试扫描触发器404具有用于接收测试模式集的扫描输入端子、用于接收外部生成的使能信号的扫描使能输入端子、与其输出端子连接用于接收数据输入信号的数据输入端子，以及用于接收时钟信号的时钟端子。管线扫描触发器406具有用于接收数据输入信号的数据输入端子、用于接收测试模式集的扫描输入端子、用于接收使能信号的扫描使能输入端子，以及用于接收时钟信号的时钟端子。管线扫描触发器406的输出端子输出管线扫描使能信号。第一OR门408具有与测试扫描触发器404的输出端子连接用于接收数据输入信号的第一输入端子，用于接收使能信号的第二输入端子，以及用于输出测试控制信号的输出端子。第二OR门410具有用于接收使能信号的第一输入端子，与管线扫描触发器406的输出端子连接用于接收管线扫描使能信号的第二输入端子，以及用于输出扫描使能信号的输出端子。
在操作中，处理器206识别出与第一观察测试点集对应的第一扫描触发器402，并且将复用器412插入第一观察测试点集与第一扫描触发器402之间。第一观察测试点集生成第一测试信号集。处理器206将OR门408的输出端子连接至复用器412的选择输入端子，用于提供测试控制信号。处理器206将第一观察测试点集连接至复用器412的第一输入端子，用于提供观察测试信号。处理器206接收来自ATPG和PRPG中的至少一个的测试模式集，并且将测试模式集提供给复用器412的第二输入端子。复用器412的输出端子基于测试控制信号的逻辑状态而输出第一测试信号集和测试模式集中的至少一个。处理器206将复用器412的输出端子连接至第一扫描触发器402的扫描输入端子，用于给其提供第一测试信号集和测试模式集中的至少一个。处理器206将数据输入信号提供给第一扫描触发器402的数据输入端子。处理器206将第二OR门410的输出端子连接至第一扫描触发器402的扫描使能输入端子，用于提供扫描使能信号。第一扫描触发器402的时钟输入端子接收时钟信号。第一扫描触发器402的输出端子基于测试控制信号的逻辑状态而输出第一测试信号集和测试模式集中的至少一个。
当使能信号在IC设计400的移位操作期间处于逻辑高的状态时，第一OR门408和第二OR门410的输出端子分别生成逻辑高的测试控制和扫描使能信号。复用器412在其选择输入端子处接收逻辑高测试控制信号，并且将测试模式集输出到第一扫描触发器402的扫描输入端子。因此，当测试控制和扫描使能信号处于逻辑高的状态时，第一扫描触发器402在其输出端子输出测试模式集。
在IC 400的操作的功能模式期间，使能信号处于逻辑低的状态。管线扫描使能信号在捕获操作期间至少处于逻辑高或逻辑低的状态。在本发明的一种实施例中，当管线扫描使能信号在捕获操作期间处于逻辑高的状态时，扫描使能信号生成于第二OR门410的输出端子，处于逻辑高的状态。因此，第一测试信号集和测试模式集中的至少一个基于测试控制信号的逻辑状态而在第一扫描触发器402的输出端子输出。如果测试控制信号被生成为逻辑低的状态，则复用器412将第一测试信号集输出到第一扫描触发器402的扫描输入端子。如果测试控制信号被生成为逻辑高的状态，则复用器412将测试模式集输出到第一扫描触发器402的扫描输入端子。在本发明的另一种实施例中，当管线扫描使能信号在捕获操作期间处于逻辑低的状态时，扫描使能信号在第二OR门410的输出端子处被生成为逻辑低的状态。因此，第一扫描触发器402在其输出端子输出数据输入信号。此外，第一扫描触发器404、测试扫描触发器404和管线扫描触发器406是IC设计400的扫描路径的一部分。因而，没有对IC设计400添加额外的触发器，并且因此IC设计400的结构测试没有招致额外的生产成本和面积开销。在本发明的另一种实施例中，使用IC设计400制作的可测试的IC(未示出)能够使用扫描测试和内建自测试(BIST)机制中的至少一个来成功地测试。
图5示出了根据本发明的一种实施例的可测试的IC 500的示意性框图。可测试的IC 500包含与可测试的IC 500的第一逻辑元件集(未示出)的输出对应的第一观察测试点集(A-H)、可测试的IC 500的扫描路径(未示出)的第一扫描触发器502、第一至第三XOR门(504-508)、复用器510、AND门512和OR门514。EDA工具200被用来修改用于在可测试的IC500的设计阶段期间增大其故障覆盖率的IC500。EDA工具200将第一至第三XOR门(504-508)、复用器510、AND门512和OR门514插入第一观察测试点集与第一扫描触发器502之间。可测试的IC 500基于改进的IC设计500来制造。第一XOR门504的第一至第四输入端子分别连接至观察测试点A、B、C和D。第一XOR门504的输出端子输出第一测试信号。第二XOR门506的第一至第四输入端子分别连接至观察测试点E、F、G和H。第二XOR门506的输出端子输出第二测试信号。第三XOR门508具有与第一XOR门504的输出端子连接用于接收第一测试信号的第一输入端子，与第二XOR门506的输出端子连接用于接收第二测试信号的第二输入端子，以及用于输出观察测试信号的输出端子。复用器510具有用于接收外部测试控制信号的选择输入端子，与第三XOR门508的输出端子连接用于接收观察测试信号的第一输入端子，以及用于接收测试模式集的第二输入端子。在一个实例中，当可测试的IC 500由ATE(未示出)进行结构测试时，测试模式集由ATPG或PRPG(未示出)生成。在另一个实例中，当BIST被调用时，测试模式集由可测试的IC 500在内部生成。复用器510的输出端子基于测试控制信号的逻辑状态而输出测试模式集和观察测试信号中的至少一个。
AND门512具有与第三XOR门508的输出端子连接用于接收观察测试信号的第一输入端子，用于接收外部观察测试点使能信号的第二输入端子，以及用于输出观察测试信号的输出端子。OR门514具有与AND门512的输出端子连接用于接收观察测试信号的第一输入端子，用于接收外部扫描使能信号的第二输入端子，以及用于输出观察测试信号的输出端子。第一扫描触发器502的数据输入端子接收数据输入信号。第一扫描触发器502的扫描输入端子连接至复用器510的输出端子，用于接收测试模式集和观察测试信号中的至少一个。第一扫描触发器502的扫描使能输入端子连接至OR门514的输出端子，用于接收观察测试信号。第一扫描触发器502的输出端子输出数据输入信号、测试集和观察测试信号中的至少一个。
在操作中，观察测试点使能信号在可测试的IC 500的结构测试期间处于逻辑高的状态。当扫描使能信号在可测试的IC 500的移位操作期间处于逻辑高的状态时，测试模式集和观察测试信号中的至少一个基于测试控制信号的逻辑状态而在第一扫描触发器502的输出端子输出。当扫描使能信号在可测试的IC 500的捕获操作期间处于逻辑低的状态时，数据输入信号和测试模式集中的至少一个基于观察测试信号的逻辑状态而在第一扫描触发器502的输出端子输出。如果测试控制信号处于逻辑低的状态，则复用器510将观察测试信号输出到第一扫描触发器502的扫描输入端子。如果测试控制信号处于逻辑高的状态，则复用器510将测试模式集输出到第一扫描触发器502的扫描输入端子。
当扫描使能信号在可测试的IC 500的捕获操作期间处于逻辑低的状态时，数据输入信号、测试模式集和观察测试信号中的至少一个在第一扫描触发器502的输出端子输出。在本发明的一种实施例中，观察测试信号在可测试的IC 500没有故障(即，与可测试的IC500对应的改进的IC设计500是好的电路设计)时处于逻辑高的状态，并且在可测试的IC设计500有故障(即，与可测试的IC 500对应的改进的IC设计500是坏的电路设计)时处于逻辑低的状态。当观察测试信号处于逻辑低的状态时，第一扫描触发器502输出数据输入信号，表示有故障的可测试的IC 500。当观察测试信号处于逻辑高的状态时，第一扫描触发器502输出观察测试信号和测试模式集中的至少一个，表示没有故障的可测试的IC 500。在本发明的另一种实施例中，观察测试信号在可测试的IC 500没有故障时处于逻辑低的状态，并且在可测试的IC 500有故障时处于逻辑高的状态。当观察测试信号处于逻辑高的状态时，第一扫描触发器502输出观察测试信号和测试模式集中的至少一个，表示有故障的可测试的IC 500。当观察测试信号处于逻辑低的状态时，第一扫描触发器502输出数据输入信号，表示没有故障的可测试的IC 500。因此，可测试的IC 500所需要的故障覆盖率通过使用扫描路径的现有的第一扫描触发器502来满足，由此降低可测试的IC 500的生产成本和面积开销。
虽然以上已经说明及描述了本发明的各种实施例，但是应当清楚，本发明并不仅限于这些实施例。在不脱离权利要求书所描述的本发明的精神和范围的情况下，众多的修改、改变、变更、替换及等价物对于本领域技术人员而言应当是显然的。

Claims (19)

1.一种用于增大集成电路IC设计的故障覆盖率的电子设计自动化EDA工具，其中所述IC设计包含与所述IC设计的多个逻辑元件的输出对应的多个观察测试点，所述EDA工具包括：
用于存储所述IC设计的存储器；以及
与所述存储器通信的处理器，其中所述处理器包括：
用于识别与所述多个观察测试点中的第一观察测试点集对应的所述IC设计的第一扫描触发器的装置，其中所述第一观察测试点集生成第一测试信号集；
用于通过以下操作将至少一个XOR门、AND门和OR门插入所述第一观察测试点集与所述第一扫描触发器之间的装置：将所述XOR门的第一输入端子集连接至所述第一观察测试点集用于接收所述第一测试信号集，将所述XOR门的输出端子连接至所述AND门的第一输入端子用于向其提供观察测试信号，将所述AND门的输出端子连接至所述OR门的第一输入端子，以及将所述OR门的输出端子连接至所述第一扫描触发器的扫描使能输入端子；
用于向所述AND门的第二输入端子提供观察测试点使能信号，向所述OR门的第二输入端子提供扫描使能信号，以及向所述第一扫描触发器的数据输入端子和扫描输入端子分别提供数据输入信号和测试模式集的装置，其中所述AND门基于所述观察测试点使能信号而向所述OR门提供第一中间观察测试信号，并且所述OR门基于所述扫描使能信号而向所述第一扫描触发器的所述扫描使能输入端子提供第二中间观察测试信号；以及
用于在所述第一扫描触发器的输出端子处观察所述数据输入信号和所述测试模式集中的至少一个的装置。
2.根据权利要求1所述的EDA工具，其中所述数据输入信号是内部和外部生成的数据输入信号之一。
3.根据权利要求1所述的EDA工具，其中所述测试模式集由所述IC设计的线性反馈移位寄存器LFSR和外部的自动测试模式生成器ATPG工具中的至少一个生成。
4.根据权利要求1所述的EDA工具，其中所述扫描使能信号在移位操作期间处于逻辑高的状态，并且在所述IC设计的捕获操作期间处于逻辑低的状态。
5.根据权利要求4所述的EDA工具，其中所述第一扫描触发器在所述移位操作期间在其所述输出端子处输出所述测试模式集。
6.根据权利要求4所述的EDA工具，其中在所述捕获操作期间，当所述第二中间观察测试信号处于逻辑高的状态时，所述第一扫描触发器输出所述测试模式集。
7.根据权利要求6所述的EDA工具，其中在所述捕获操作期间，当所述第二中间观察测试信号处于逻辑低的状态时，所述第一扫描触发器输出所述数据输入信号。
8.一种用于增大集成电路设计的故障覆盖率的电子设计自动化EDA工具，其中所述集成电路设计包含与所述集成电路设计的多个逻辑元件的输出对应的多个观察测试点，所述EDA工具包括：
用于存储所述集成电路设计的存储器；以及
与所述存储器通信的处理器，其中所述处理器包括：
用于识别与所述多个观察测试点中的第一观察测试点集对应的所述集成电路设计的第一扫描触发器的装置，其中所述第一观察测试点集生成第一测试信号集；
用于通过将多路复用器的第一输入端子连接至所述第一观察测试点集用于接收所述第一测试信号集以及将所述多路复用器的输出端子连接至所述第一扫描触发器的扫描输入端子而将所述多路复用器插入所述第一观察测试点集与所述第一扫描触发器之间的装置；
用于向所述多路复用器的第二输入端子提供测试模式集，向所述多路复用器的选择输入端子提供测试控制信号，以及分别向所述第一扫描触发器的扫描使能端子和数据输入端子提供扫描使能信号和数据输入信号的装置；以及
用于基于所述测试控制信号和扫描使能信号而观察在所述第一扫描触发器的输出端子处的所述第一测试信号集的装置。
9.根据权利要求8所述的EDA工具，其中所述多路复用器在所述测试控制信号处于逻辑低的状态时输出所述第一测试信号集，并且在所述测试控制信号处于逻辑高的状态时输出所述测试模式集。
10.根据权利要求9所述的EDA工具，其中所述第一扫描触发器在所述扫描使能信号处于逻辑高的状态时输出所述测试模式集和所述第一测试信号集之一。
11.根据权利要求10所述的EDA工具，其中所述第一扫描触发器在所述扫描使能信号处于逻辑低的状态时输出所述数据输入信号。
12.一种可测试的集成电路，包括：
与所述可测试的集成电路的多个逻辑元件的输出对应的多个观察测试点；
至少一个XOR门，具有与所述多个观察测试点连接用于接收多个测试信号的多个输入端子，以及用于输出观察测试信号的输出端子；
AND门，具有与所述XOR门的所述输出端子连接用于接收所述观察测试信号的第一输入端子，用于接收外部观察点使能信号的第二输入端子，以及用于输出第一中间观察测试信号的输出端子；
OR门，具有与所述AND门的所述输出端子连接用于接收所述第一中间观察测试信号的第一输入端子，用于接收外部扫描使能信号的第二输入端子，以及用于输出第二中间观察测试信号的输出端子；
多路复用器，具有与所述XOR门的所述输出端子连接用于接收所述观察测试信号的第一输入端子，用于接收测试模式集的第二输入端子，用于接收外部测试控制信号的选择输入端子，以及用于输出所述观察测试信号和所述测试模式集之一的输出端子；以及
第一扫描触发器，具有用于接收数据输入信号的数据输入端子，与所述多路复用器的所述输出端子连接用于接收所述观察测试信号和所述测试模式集之一的扫描输入端子，与所述OR门的所述输出端子连接用于接收所述第二中间观察测试信号的扫描使能输入端子，以及用于输出所述数据输入信号、所述观察测试信号和所述测试模式集之一的输出端子。
13.根据权利要求12所述的可测试的集成电路，其中所述可测试的集成电路经受结构测试，并且其中所述结构测试包括内建自测试BIST和扫描测试中的至少一个。
14.根据权利要求13所述的可测试的集成电路，其中所述多路复用器在所述外部测试控制信号处于逻辑低的状态时输出所述观察测试信号，并且在所述外部测试控制信号处于逻辑高的状态时输出所述测试模式集。
15.根据权利要求14所述的可测试的集成电路，其中所述观察测试点使能信号在所述可测试的集成电路的所述结构测试期间处于逻辑高的状态。
16.根据权利要求15所述的可测试的集成电路，其中所述扫描使能信号在移位操作期间处于逻辑高的状态，并且在所述可测试的集成电路的捕获操作期间处于逻辑低的状态。
17.根据权利要求16所述的可测试的集成电路，其中所述第一扫描触发器在所述移位操作期间输出所述观察测试信号和所述测试模式集之一。
18.根据权利要求16所述的可测试的集成电路，其中在所述捕获操作期间，当所述第二中间观察测试信号处于逻辑高的状态时，所述第一扫描触发器输出所述观察测试信号和所述测试模式集之一。
19.根据权利要求12所述的可测试的集成电路，其中所述测试模式集在内建自测试BIST的测试期间由所述可测试的集成电路在内部生成。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10078114B2 (en) * 2015-09-24 2018-09-18 Renesas Electronics Corporation Test point circuit, scan flip-flop for sequential test, semiconductor device and design device
CN106019121B (zh) * 2016-05-12 2023-12-01 珠海格力电器股份有限公司 换流组件中半导体开关部件故障定位装置及换流组件
US11611429B2 (en) * 2016-06-14 2023-03-21 University Of Florida Research Foundation, Incorporated Comprehensive framework for protecting intellectual property in the semiconductor industry
US10151797B2 (en) * 2016-07-29 2018-12-11 Stmicroelectronics International N.V. Logic built-in self-test (LBIST) with pipeline scan enable launch on shift (LOS) flip-flop circuit
US10247776B2 (en) * 2017-02-22 2019-04-02 International Business Machines Corporation Structurally assisted functional test and diagnostics for integrated circuits
US10613142B2 (en) 2017-02-22 2020-04-07 International Business Machines Corporation Non-destructive recirculation test support for integrated circuits
US10585142B2 (en) 2017-09-28 2020-03-10 International Business Machines Corporation Functional diagnostics based on dynamic selection of alternate clocking
US11047911B2 (en) * 2018-10-30 2021-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Asynchronous circuits and test methods
DE102019203251B3 (de) * 2019-03-11 2020-06-18 Volkswagen Aktiengesellschaft Verfahren und System zur sicheren Signalmanipulation für den Test integrierter Sicherheitsfunktionalitäten
CN110688811B (zh) * 2019-09-12 2023-05-02 山东华芯半导体有限公司 一种随机权重可控的加速soc模块设计验证的方法
US11301607B2 (en) 2019-10-15 2022-04-12 Nxp B.V. Testing of asynchronous reset logic
WO2022032526A1 (zh) * 2020-08-12 2022-02-17 深圳先进技术研究院 监测传感器及芯片
TWI739716B (zh) * 2021-03-03 2021-09-11 瑞昱半導體股份有限公司 測試電路
US20240248136A1 (en) * 2023-01-25 2024-07-25 Qualcomm Incorporated Integrated circuit including constant-0 flip flops reconfigured to provide observable and controllable test points

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748646A (en) * 1996-02-02 1998-05-05 Matsushita Electric Industrial Co., Ltd. Design-for-testability method for path delay faults and test pattern generation method for path delay faults
CN101515479A (zh) * 2009-03-30 2009-08-26 北京中星微电子有限公司 一种提高扫描链测试覆盖率的方法和装置
CN101846724A (zh) * 2009-03-26 2010-09-29 台湾积体电路制造股份有限公司 用于诊断集成电路的方法和装置
CN101923897A (zh) * 2009-04-23 2010-12-22 瑞萨电子株式会社 半导体集成电路和用于半导体集成电路的测试方法
CN103154754A (zh) * 2010-09-17 2013-06-12 高通股份有限公司 使用增强型门控q扫描技术来减少集成电路泄漏电力

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2187466A1 (en) 1995-10-19 1997-04-20 Kwang-Ting Cheng Method for inserting test points for full- and partial-scan built-in self-testing
US6629277B1 (en) * 2000-02-15 2003-09-30 Sun Microsystems, Inc. LSSD interface
US20030110431A1 (en) * 2001-12-10 2003-06-12 International Business Machines Corporation Scanning an allowed value into a group of latches
US6934921B1 (en) 2002-01-04 2005-08-23 Cisco Technology, Inc. Resolving LBIST timing violations
US7415678B2 (en) * 2005-11-15 2008-08-19 Synopsys, Inc. Method and apparatus for synthesis of multimode X-tolerant compressor
JP2008293088A (ja) 2007-05-22 2008-12-04 Nec Electronics Corp 半導体集積回路及びその設計方法
US7721170B2 (en) * 2007-10-19 2010-05-18 International Business Machines Corporation Apparatus and method for selectively implementing launch off scan capability in at speed testing
JP5254093B2 (ja) * 2009-03-19 2013-08-07 ルネサスエレクトロニクス株式会社 電源制御可能領域を有する半導体集積回路
JP2011028465A (ja) 2009-07-24 2011-02-10 Renesas Electronics Corp テストポイント挿入方法
JP2011112434A (ja) 2009-11-25 2011-06-09 Renesas Electronics Corp 論理回路用テストポイント挿入方法、論理回路試験装置
JP2011149775A (ja) * 2010-01-20 2011-08-04 Renesas Electronics Corp 半導体集積回路及びコアテスト回路
US8868989B2 (en) * 2012-07-12 2014-10-21 Freescale Semiconductor, Inc. System for testing error detection circuits
US9194915B2 (en) * 2013-09-12 2015-11-24 International Business Machines Corporation Control test point for timing stability during scan capture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748646A (en) * 1996-02-02 1998-05-05 Matsushita Electric Industrial Co., Ltd. Design-for-testability method for path delay faults and test pattern generation method for path delay faults
CN101846724A (zh) * 2009-03-26 2010-09-29 台湾积体电路制造股份有限公司 用于诊断集成电路的方法和装置
CN101515479A (zh) * 2009-03-30 2009-08-26 北京中星微电子有限公司 一种提高扫描链测试覆盖率的方法和装置
CN101923897A (zh) * 2009-04-23 2010-12-22 瑞萨电子株式会社 半导体集成电路和用于半导体集成电路的测试方法
CN103154754A (zh) * 2010-09-17 2013-06-12 高通股份有限公司 使用增强型门控q扫描技术来减少集成电路泄漏电力

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