CN101923897A - 半导体集成电路和用于半导体集成电路的测试方法 - Google Patents

Abstract

本发明涉及半导体集成电路和用于半导体集成电路的测试方法。半导体集成电路包括：存储器；逻辑电路，该逻辑电路被构造为输出用于存储器的地址的地址信号；以及地址控制电路，该地址控制电路与存储器的地址端子和逻辑电路相连接，并且被构造为接收测试信号以基于测试信号将来自于逻辑电路的地址信号和具有预置的逻辑值的输出信号中的一个输出到存储器的地址端子。测试信号指示其中不执行转换延迟故障测试的用户模式和其中对从逻辑电路到存储器的地址端子的路径执行转换延迟故障测试的测试模式中的一个。

Description

半导体集成电路和用于半导体集成电路的测试方法

技术领域

本发明涉及一种半导体集成电路，并且具体地，涉及用于半导体集成电路的转换延迟故障测试。

背景技术

由于逻辑电路的信号线上的信号传输延迟增加，出现了转换延迟故障。转换延迟故障测试是其中具有不同地改变的逻辑值的测试图案(pattern)被输入到测试目标电路以检查在测试目标电路中是否已经出现转换延迟故障的测试。近年来，随着半导体器件的规模的增加，被包括在半导体器件中的随机存取存储器(RAM)的容量正在增加。伴随RAM的容量中的增加，要在用于RAM的转换延迟故障测试中测试的输入/输出路径也在增加。因此，需要一种能够在短时间内容易地设置RAM的地址端子的技术。

专利文献1公布一种半导体集成电路，通过使用扫描测试方案，该半导体集成电路能够容易地执行对在存储器的外围中的逻辑电路的测试或者存储器和逻辑电路之间的路径的测试。

参考图1，下面将会描述专利文献1中的半导体集成电路。图1是示出在专利文献1中的半导体集成电路10的构造的图。半导体集成电路10包括测试电路12、逻辑电路14、测试电路16、存储器18、逻辑电路20、以及测试电路22。

测试电路16包括用于来自于逻辑电路14的输出信号，即，数据输入信号DI[3:0]、地址信号输入ADDR[3:0]、以及诸如芯片选择信号CSN和写入信号WRN这样的控制信号的多路复用器MUX15至MUX20。应注意的是，尽管分别提供四个多路复用器和两个多路复用器作为多路复用器MUX19和MUX20，但是为了附图的简化，为每一个示出一个多路复用器。

多路复用器MUX15至MUX20均具有被提供来自于逻辑电路14的输出信号的输入端子0。多路复用器MUX15具有被提供扫描输入信号SCANIN3的输入端子1，并且多路复用器MUX16至MUX18均具有被提供来自于存储器18的数据输出信号DO[3:1]的输入端子1。多路复用器MUX19和MUX20均具有被连接至接地的输入端子1。多路复用器MUX15至MUX18均具有被共同地提供扫描使能信号SCAN_EN的选择输入端子，并且多路复用器MUX19和MUX20均具有被共同地提供扫描测试信号SCAN_TEST的选择输入端子。

来自于多路复用器MUX15至MUX20的输出信号被提供给用于数据输入信号DI[3:0]的输入端子、用于地址信号输入ADDR[3:0]的输入端子、以及用于控制信号的输入端子。来自于存储器18的数据输出信号DO[0]被输出作为扫描输出信号SCANOUT3。

上面的专利文献1的半导体集成电路10如下进行操作。在正常操作时，扫描测试信号SCAN_TEST和扫描使能信号SCAN_EN都被设置在低电平“L”。因此，被提供给它们的输入端子0的信号，即，数据输入信号DI[3:0]、地址信号ADDR[3:0]、以及控制信号被从多路复用器MUX15至MUX20输出。

在测试操作时，扫描测试信号SCAN_TEST被设置为高电平“H”。被提供给它们的输入端子1的信号，即，低电平被从多路复用器MUX19和MUX20输出。因此，被提供给存储器18的地址信号ADDR[3:0]被固定为“0000(二进制数)”，并且控制信号都被固定在使能状态。在这样的情况下，在存储器18中，被提供给输入端子的数据输入信号DI[3:0]与时钟信号CLK同步地被写入作为“0000(二进制数)”的地址中的数据。而且，被写入存储器的“0000(二进制数)”的地址中的数据从用于数据输出信号DO[3:0]的输出端子照原样被输出。即，存储器18以与触发器相类似的方式进行操作。因此，测试电路16和存储器18形成扫描链。

由测试电路16和存储器18形成的扫描链能够被用作用于观察来自于逻辑电路14的输出信号的观察扫描链，并且还能够被用作用于在预定的状态下设置到逻辑20的输入信号的控制扫描链。

根据专利文献1的半导体集成电路，通过测试电路16固定被提供给存储器的地址信号以指定在测试操作时的预定的地址，使得与时钟信号同步地将数据写入存储器的指定地址中，并且用于存储器的指定地址中的数据位中的每一个的电路被用作触发器以形成扫描链。因此，与传统的各种方案相比较，能够在具有较小的经费的电路构造中执行对存储器的外围中的逻辑电路的测试。

引用列表：

专利文献1：JP 2004-279310A

发明内容

然而，在专利文献1的半导体集成电路10中，不能够对从逻辑电路14到存储器18的地址信号ADDR[3:0]的路径执行测试。半导体集成电路10具有下述构造，其中，通过多路复用器MUX19固定存储器18的地址信号ADDR[3:0]，从而提高对存储器18中的数据输入信号DI[3:0]的测试的简易。在这里，测试的简易表示通过使用测试图案生成工具等等生成测试图案的简易的程度。由于多路复用器MUX19的选择控制端子在测试操作时始终被提供有“1”的SCAN_TEST信号，所以从输入端子0到多路复用器MUX19的输出端子的路径从来没有被激活。即，因为从逻辑电路14到存储器18的用于地址信号ADDR[3:0]的输入端子的路径逻辑上被断开，所以从逻辑电路14提供的信号仅传播到多路复用器MUX19，并且“0”或者“1”的值不能够被传播到存储器18的地址端子。

此外，在专利文献1的半导体集成电路10中，描述在测试操作时通过使用XOR电路计算地址信号ADDR[3:0]和数据输入信号DI[3:0]的异或能够以时分的方式测试地址信号ADDR[3:0]和数据信号DI[3:0]。然而，在这样的情况下，由于多路复用器MUX19不能够将从逻辑电路14提供的“0”或者“1”的值传递到多路复用器MUX19的输出，所以XOR电路必须被插入在逻辑电路14和多路复用器MUX19之间。因此，对多路复用器MUX19和存储器18的地址信号ADDR[3:0]的输入端子之间的路径不能够执行RAM转换延迟测试。

因此，本发明提供了一种半导体集成电路，其中，能够执行从逻辑电路到RAM的地址端子的转换延迟故障测试。

在本发明的方面中，半导体集成电路包括：存储器；逻辑电路，该逻辑电路被构造为输出用于存储器的地址的地址信号；以及地址控制电路，该地址控制电路与存储器的地址端子和逻辑电路相连接，并且被构造为接收测试信号以基于测试信号将来自于逻辑电路的地址信号和具有预置的逻辑值的输出信号中的一个输出到存储器的地址端子。测试信号指示其中不执行转换延迟故障测试的用户模式和其中对从逻辑电路到存储器的地址端子的路径执行转换延迟故障测试的测试模式中的一个。

在本发明的另一方面中，通过下述来实现半导体集成电路的测试方法，即：接收来自于逻辑电路的用于存储器的地址的地址信号、具有预置的逻辑值的输出信号以及测试信号；基于测试信号选择地址信号和输出信号中的一个；并且将所选择的信号输出到存储器的地址端子。测试信号指示其中不执行转换延迟故障测试的用户模式和其中对从逻辑电路到存储器的地址端子的路径执行转换延迟故障测试的测试模式中的一个。在用户模式下选择地址信号，并且在测试模式下选择输出信号。

根据本发明，当在包括RAM的半导体集成电路中执行转换延迟故障测试时，来自于在继RAM之后的级中布置的逻辑电路的输出能够被传播到RAM的地址端子。因此，能够执行从逻辑电路到RAM的地址端子的转换延迟故障测试。

附图说明

结合附图，根据某些实施例的以下描述，本发明的以上和其它目标、优点和特征将更加明显，其中：

图1是传统的半导体集成电路的构造的图；

图2是示出根据本发明的第一实施例的半导体集成电路的构造的框图；

图3是第一实施例的半导体控制电路中的地址控制电路的真值表的示例的图；

图4是示出根据本发明的第二实施例的半导体集成电路的构造的框图；

图5是示出根据本发明的第三实施例的半导体集成电路的构造的框图；

图6是第三实施例的半导体集成电路中的地址控制电路的真值表的示例；

图7是示出根据本发明的第四实施例的半导体集成电路的构造的框图；

图8是示出根据本发明的第五实施例的半导体集成电路的构造的框图；

图9是第五实施例的半导体集成电路中的地址控制电路的真值表的示例的图；以及

图10是示出根据本发明的第六实施例的半导体集成电路的构造的框图。

具体实施方式

在下文中，将会参考附图详细地描述根据本发明的半导体集成电路。

[第一实施例]

首先，将会描述根据本发明的第一实施例的半导体集成电路。

首先，将会描述根据本发明的半导体集成电路的构造。图2是示出本实施例中的半导体集成电路的构造的框图。应注意的是，用于转换延迟故障测试的扫描链构造和扫描使能端子不直接地涉及本发明并且因此在下面的描述中省略它们的描述。

本实施例中的半导体集成电路包括随机存取存储器(RAM)100、用于RAM 100的地址控制电路200、逻辑电路300、扫描触发器501和502、以及AND门(与门)400。

RAM 100具有数据输入信号端子DI[0]、地址信号端子ADDR[3:0]以及数据输出信号端子DO[0]。数据输入信号端子DI[0]被连接至逻辑电路300以接收来自于逻辑电路300的输出。地址信号端子ADDR[3:0]被连接至地址控制电路200的输出端子OUT以接收来自于地址控制电路200的输出。数据输出信号端子DO[0]被连接至后级中的处理单元(未示出)以输出RAM 100的输出数据。在这里，尽管为了描述的简化没有示出，但是实际上RAM 100包括更多的数据输入信号端子DI和数据输出信号端子DO。而且，地址信号端子ADDR[3:0]总共包括四个端子，但是在附图中没有示出这些端子。在下文中，地址信号端子ADDR[3:0]被统称为地址端子。

扫描触发器501和扫描触发器502构造用于执行转换延迟故障测试的扫描链。如上所述，在图2中省略了本实施例中的半导体集成电路的扫描使能端子和扫描链构造。扫描触发器501的输入D和扫描触发器502的输入D被连接至前级中的电路(未示出)。扫描触发器501的时钟输入和扫描触发器502的时钟输入被连接至用于时钟信号Clock的处理单元(未示出)。扫描触发器501的输出Q和扫描触发器502的输出Q被连接至逻辑电路300。

逻辑电路300概念上表示本实施例中的半导体集成电路内部的逻辑电路。逻辑电路300处理接收到的扫描触发器501和502的输出Q以输出信号。来自于逻辑电路300的输出被连接至RAM 100的数据输入信号端子DI[0]和地址控制电路200的输入IN。

基于信号SCAN_TEST和信号REN，AND门400输出信号RAMSEQ_En。AND门400的输入A被连接至前级的处理单元(未示出)以接收信号SCAN_TEST。AND门400的输入B被连接至前级中的处理单元(未示出)以接收信号REN。来自于AND门400的输出被连接至地址控制电路200以输出信号RAMSEQ_En。

地址控制电路200包括AND门201、NAND(与非)门202、以及扫描触发器203。AND门201的输入A接收来自于逻辑电路300的输出作为地址控制电路200的输入IN。AND门201的输入B接收来自于NAND门202的输出。来自于AND门201的输出经由地址控制电路200的输出OUT被连接至RAM 100的地址信号端子ADDR[3:0]。NAND门202的输入A被连接至扫描触发器203的输出Q。NAND门202的输入B接收来自于AND门400的信号RAMSEQ_En。扫描触发器203接收来自于处理单元(未示出)的时钟信号Clock。扫描触发器203的数据输入D被连接至扫描触发器203的输出Q。在这里，通过附图中省略的扫描链来设置扫描触发器203的初始值。

接下来，将会描述本发明的半导体集成电路的操作方法。图3是示出本发明的半导体控制电路中的地址控制电路200的真值表的示例的图。

本实施例的半导体集成电路具有用户模式和测试模式，在这些模式之间切换操作。在用户模式下，电路根据用户定义的电路规范进行操作，并且被合并在半导体集成电路中的测试电路不操作。在测试模式下，被合并在半导体集成电路中的DFT(可测性设计)电路进行操作并且电路操作以生成测试图案。

在用户模式下，地址控制电路200接收要被提供给输入IN的逻辑值以输出作为地址控制电路200的输出OUT。另一方面，在测试模式下，地址控制电路200能够将逻辑值固定为定值作为地址控制电路200的输出OUT，并且还能够接收要被提供给输入IN的逻辑值以输出作为地址控制电路200的输出OUT。

在本实施例中，地址控制电路200将信号RAMSEQ_En设置为“0”的逻辑值以进入用户模式。基于被提供给AND门400的REN信号的逻辑值和信号SCAN_TEST的逻辑值控制信号RAMSEQ_En。NAND门202在其输入B处接收“0”的逻辑值作为信号RAMSEQ_En。在这里，当将“1”或者“0”的逻辑值从扫描触发器203的输出Q提供到NAND门202的输入A时，来自于NAND门202的输出具有“1”的逻辑值。因此，基于要被提供给AND门201的输入A的逻辑值确定来自于AND门201的输出。AND门201的输入A被连接至地址控制电路200的输入IN。AND门201在输入A处经由地址控制电路200的输入IN接收来自于逻辑电路300的输出信号，并且输出来自于逻辑电路300的输出信号的逻辑值作为地址控制电路200的输出OUT。通过此，地址控制电路200能够将来自于逻辑电路300的输出传输到RAM 100的地址信号端子ADDR[3:0]。在这里，在用户模式下，不管来自于扫描触发器203的输出具有“0”还是“1”的逻辑值，地址控制电路200能够将来自于逻辑电路300的输出传输到RAM 100中的地址信号ADDR[3:0]的输入端子。

另一方面，在本实施例中，地址控制电路200通过将信号RAMSEQ_En设置为“1”的逻辑值而进入测试模式。基于被提供给AND门400的信号SCAN_TEST和信号REN的逻辑值控制信号RAMSEQ_En。NAND门202在输入B处接收“1”的逻辑值。在这里，当将“1”的逻辑值从扫描触发器的输出Q提供给NAND门202的输入A时，来自于NAND门202的输出获得“0”的逻辑值。因此，不管AND门201的输入A，基于“0”的逻辑值确定来自于AND门201的输出。通过此，地址控制电路200能够将“0”的逻辑值传输到RAM100的地址信号端子ADDR[3:0]。而且，在测试模式下，当将“0”的逻辑值从扫描触发器203的输出Q提供到NAND门202的输入A时，来自于NAND门202的输出获得“1”的逻辑值。因此，根据被提供给AND门201的输入A的逻辑值来确定来自于AND门201的输出。AND门201的输入A被连接至地址控制电路200的输入IN。因此，地址控制电路200能够将来自于逻辑电路300的输出传输到RAM 100的地址信号端子ADDR[3:0]。应注意的是，即使当AND门201变成OR门并且NAND门202变成AND门时，地址控制电路200能够实现与上述相类似的效果。

这样，根据本实施例中的半导体集成电路，地址控制电路200中的扫描触发器203的输出Q被设置为“0”的逻辑值。通过此，即使在测试模式下，从地址控制电路200中的输入IN到输出OUT的路径能够被激活。因此，来自于逻辑电路300的输出能够被传输到RAM 100的地址信号端子ADDR[3:0]，并且能够对从逻辑电路300到地址信号端子ADDR[3:0]的路径执行转换延迟故障测试。

[第二实施例]

接下来，将会描述根据本发明的第二实施例的半导体集成电路。首先，将会描述本实施例中的半导体集成电路的构造。图4是第二实施例中的半导体集成电路的构造的图。应注意的是，在本发明的操作中没有涉及用于转换延迟故障测试的扫描链构造和扫描使能端子，并且因此在下面的描述中省略了它们的描述。本实施例中的半导体集成电路几乎类似于第一实施例中的半导体集成电路。因此，省略了与第一实施例中相同的部分的描述，并且将会主要地描述不同于第一实施例中的部分。

本实施例中的半导体集成电路能够执行第一实施例的半导体集成电路中的转换延迟故障测试之外的固定故障测试。在这里，固定故障是其中不管被提供给电路的测试方案而固定输出值的故障。固定故障测试是用于检查在目标电路中是否已经出现固定故障的测试。

像在第一实施例中一样，本实施例中的半导体集成电路包括随机存取存储器(RAM)100、用于RAM 100的地址控制电路200、逻辑电路300、扫描触发器501和502、以及AND门400。本实施例的半导体集成电路在地址控制电路200的构造中不同于第一实施例的半导体集成电路。因此，省略了除了地址控制电路200之外的组件的构造的描述。

本实施例的地址控制电路200包括AND门201、NAND门202、扫描触发器203、以及多路复用器204。来自于AND门201的输出被连接至地址控制电路200的输出OUT。AND门201的输入A被连接至地址控制电路200的输入IN。AND门201的输入B被连接至来自于NAND门202的输出。NAND门202的输入A被连接至扫描触发器203的输出Q。NAND门202的输入B被连接至地址控制电路200的信号RAMSEQ_En。扫描触发器203的时钟输入被连接至地址控制电路200的时钟输入Clock。扫描触发器203的数据输入D被连接至来自于多路复用器204的输出。多路复用器204的输入1被连接至扫描触发器203的输出Q。多路复用器204的输入2被连接至地址控制电路200的输入IN。多路复用器204的选择控制输入被连接至地址控制电路200的信号RAMSEQ_En。

在本实施例中，扫描触发器203还用作用于固定故障测试的观察扫描触发器。在本实施例中，通过添加多路复用器204，确保从地址控制电路200的输入IN到扫描触发器203的数据输入D的路径。

接下来，将会描述本实施例的半导体集成电路的操作方法。将会基于图3中所示的真值表描述本实施例中的地址控制电路200的操作。然而，本实施例中的半导体集成电路在构造中不同于第一实施例，并且因此它的操作方法是不同的。因此，主要描述不同于第一实施例的部分。

多路复用器204根据信号RAMSEQ_En的逻辑值确定输入1或者输入2作为输出。在本实施例中，当执行转换延迟故障测试时，信号RAMSEQ_En的逻辑值被设置为“1”。当信号RAMSEQ_En具有“1”的逻辑值时，多路复用器204选择输入1作为输出。多路复用器204的输入1被连接至扫描触发器203的输出D。在这样的情况下，操作与第一实施例的地址控制电路200的相类似。

另一方面，当执行固定故障测试时，信号RAMSEQ_En的逻辑值被设置为“0”。当信号RAMSEQ_En具有“0”的逻辑值时，多路复用器204选择输入0作为输出信号。多路复用器204的输入0被连接至地址控制电路200的输入IN。通过此，经由多路复用器204的输入0从地址控制电路200的输入IN到扫描触发器203的路径被激活。因此，扫描触发器203在数据输入D处经由地址控制电路200的输入IN接收从逻辑电路300输出的输出信号，并且扫描触发器203能够被用作固定故障测试中的观察扫描触发器。

这样，根据本实施例中的半导体集成电路，基于具有“1”的逻辑值的信号RAMSEQ_En能够执行转换延迟故障测试。而且，当地址控制电路200中的扫描触发器203的输出Q被设置为“0”的逻辑值时，即使在测试模式下，从地址控制电路200中的输入IN到输出OUT的路径也能够被激活。因此，来自于逻辑电路300的输出能够被传输到RAM 100的地址信号端子ADDR[3:0]，并且能够对从逻辑电路300到地址信号端子ADDR[3:0]的路径执行转换延迟故障测试。

而且，根据本实施例中的半导体集成电路，基于具有“0”的逻辑值的信号RAMSEQ_En能够执行固定故障测试。在这样的情况下，扫描触发器203能够被用作用于固定故障测试的观察扫描触发器。通过此，没有要求地址控制电路200另外包括单独的用于固定故障测试的观察扫描触发器，从而能够避免复杂的互连。

[第三实施例]

接下来，将会描述根据本发明的第三实施例的半导体集成电路。

首先，将会描述本实施例中的半导体集成电路的构造。图5是示出本实施例中的半导体集成电路的构造的框图。应注意的是，在本发明的操作中没有涉及用于转换延迟故障测试的扫描链构造和扫描使能端子，并且因此在下面的描述中省略了它们的描述。本实施例中的半导体集成电路几乎类似于第一实施例中的半导体集成电路。因此，省略了与第一实施例中的相同的部分的描述，并且主要描述不同于第一实施例中的部分。

本实施例中的半导体集成电路包括随机存取存储器(RAM)100、用于RAM 100的地址控制电路200、逻辑电路300、扫描触发器501和502、以及AND门400。本实施例的半导体集成电路在地址控制电路200的构造中不同于第一实施例。因此，在此不描述除了地址控制电路200之外的组件的构造。

本实施例的地址控制电路200包括多路复用器210、AND门211、以及扫描触发器212和213。多路复用器210的输入0被连接至地址控制电路200的输入IN。多路复用器210的输入1被连接至扫描触发器212的输出Q。来自于多路复用器210的输出被连接至地址控制电路200的输出OUT。多路复用器210的选择控制输入被连接至来自于AND门211的输出。即，基于来自于AND门211的输出，多路复用器210选择经由地址控制电路200的输入IN要被提供给输入0的来自于逻辑电路300的输出和要被提供给输入1的扫描触发器212的输出Q中的任意一个。AND门211的输入A被连接至扫描触发器213的输出Q。AND门211的输入B被连接至地址控制电路200的信号RAMSEQ_En。扫描触发器212的数据输入D被连接至扫描触发器212的输出Q。扫描触发器212的时钟输入被连接至地址控制电路200的时钟输入Clock。扫描触发器213的数据输入D被连接至扫描触发器213的输出Q。扫描触发器213的时钟输入被连接至地址控制电路200的时钟输入Clock。

接下来，将会描述本实施例的半导体集成电路的操作方法。图6是示出本实施例的半导体集成电路中的地址控制电路200的真值表的示例的图。

与在第一实施例中一样，本实施例的半导体集成电路具有用户模式和测试模式并且在这些模式之间切换操作。在用户模式下，地址控制电路200输出要被提供给输入IN的逻辑值作为地址控制电路200的输出OUT。另一方面，在测试模式下，地址控制电路200能够将地址控制电路200的输出OUT的逻辑值固定为定值，并且还能够输出要被提供给输入IN的逻辑值作为地址控制电路200的输出OUT。

图6示出地址控制电路200的真值表的示例。在本实施例中，地址控制电路200将信号RAMSEQ_En设置为“0”的逻辑值以进入用户模式。基于被提供给AND门400的信号SCAN_TEST的和信号REN的逻辑值控制信号RAMSEQ_En。AND门211在其输入B处接收具有“0”的逻辑值的信号RAMSEQ_En。在这里，即使扫描触发器213将来自于输出Q的逻辑值“1”或者“0”中的任意一个提供给AND门211的输入A，来自于AND门211的输出也具有“0”的逻辑值。在这样的情况下，多路复用器210选择到输入0的输入作为输出。因此，根据被提供给输入0的逻辑值确定来自于多路复用器210的输出。多路复用器210的输入0被连接至地址控制电路200的输入IN。多路复用器210在其输入0处经由地址控制电路200的输IN接收来自于逻辑电路300的输出信号，并且输出来自于逻辑电路300的输出信号的逻辑值作为地址控制电路200的输出OUT。通过此，地址控制电路200能够将来自于逻辑电路300的输出传输到RAM 100的地址信号端子ADDR[3:0]。在这里，在用户模式下，不管来自于扫描触发器213的输出具有“0”还是“1”的逻辑值，地址控制电路200能够将来自于逻辑电路300的输出传输到RAM 100的地址信号端子ADDR[3:0]。

另一方面，在本实施例中，地址控制电路200通过将信号RAMSEQ_En设置为“1”的逻辑值进入测试模式。基于被提供给AND门400的信号SCAN_TEST的和信号REN的逻辑值控制信号RAMSEQ_En。AND门211在输入B处接收“1”的逻辑值。在这样的情况下，当将“1”的逻辑值从扫描触发器213的输出Q提供到AND门211的输入A时，来自于AND门211的输出具有“1”的逻辑值。在这样的情况下，多路复用器210选择输入1作为输出。因此，根据被提供给输入1的逻辑值确定来自于多路复用器210的输出。多路复用器210的输入1被连接至扫描触发器212的输出Q。在这里，当“1”的逻辑值或者“0”的逻辑值被从扫描触发器212的输出Q提供到多路复用器1的输入1时，不管被提供给输入IN的逻辑值，地址控制电路200的输出OUT被固定为扫描触发器212的输出Q。

而且，当“0”的逻辑值被从扫描触发器213的输出Q提供到AND门211的输入A时，来自于AND门211的输出具有“0”的逻辑值。在这样的情况下，多路复用器210选择输入0作为输出。多路复用器210的输入0被连接至地址控制电路200的输入IN。多路复用器210在其输入0处经由地址控制电路200的输入IN接收来自于逻辑电路300的输出信号，并且输出来自于逻辑电路300的输出信号的逻辑值作为地址控制电路200的输出OUT。通过此，地址控制电路200能够将来自于逻辑电路300的输出传输到RAM 100的地址信号端子ADDR[3:0]。

这样，根据本实施例的半导体集成电路，当地址控制电路200中的扫描触发器213的输出Q被设置为“0”的逻辑值时，甚至在测试模式下在地址控制电路200中从输入IN到输出OUT的路径能够被激活。因此，来自于逻辑电路300的输出能够被传输到RAM 100的地址信号端子ADDR[3:0]，并且能够对从逻辑电路300到地址信号端子ADDR[3:0]的路径执行转换延迟故障测试。

此外，根据本实施例中的半导体集成电路，地址控制电路200能够基于扫描触发器212的输出Q确定要被提供给RAM 100的地址信号端子ADDR[3:0]的逻辑值。因此，即使当要被提供的逻辑值被更改时，也不需要更改地址控制电路200的构造，从而抑制设计周转时间(TAT)的增加。

[第四实施例]

接下来，将会描述根据本发明的第四实施例的半导体集成电路。

首先，将会描述本实施例中的半导体集成电路的构造。图7是示出本实施例中的半导体集成电路的构造的图。应注意的是，在本发明的操作中没有涉及用于转换延迟故障测试的扫描链构造和扫描使能端子并且因此在下面的描述中省略了它们的描述。本实施例中的半导体集成电路与第三实施例中的相类似。因此，省略了与第三实施例中相同的部分的描述，并且将会主要地描述不同于第三实施例中的部分。本实施例中的半导体集成电路能够执行除了第三实施例的半导体集成电路中的转换延迟故障测试之外的固定故障测试。

像在第三实施例中一样，本实施例中的半导体集成电路包括随机存取存储器(RAM)100、用于RAM 100的地址控制电路200、逻辑电路300、扫描触发器501和502、以及AND门400。本实施例的半导体集成电路在地址控制电路200的构造中不同于第一实施例的半导体集成电路。因此，在此不会描述除了地址控制电路200之外的组件的构造。

本实施例的地址控制电路200包括多路复用器210、AND门211、扫描触发器212和213、以及多路复用器214。多路复用器210的输入0被连接至地址控制电路200的输入IN。多路复用器210的输入1被连接至扫描触发器212的输出Q。来自于多路复用器210的输出被连接至地址控制电路210的输出OUT。多路复用器210的选择控制输入被连接至来自于AND门211的输出。即，基于来自于AND门211的输出，多路复用器210选择经由地址控制电路200的输入IN要被提供给输入0的来自于逻辑电路300的输出和要被提供给输入1的扫描触发器212的输出Q中的任意一个。AND门211的输入A被连接至扫描触发器213的输出Q。AND门211的输入A被连接至扫描触发器213的输出Q。AND门211的输入B被连接至地址控制电路200的信号RAMSEQ_En。扫描触发器212的数据输入D被连接至来自于多路复用器214的输出。到扫描触发器212的时钟输入被连接至地址控制电路200的时钟输入Clock。多路复用器214的输入1被连接至扫描触发器212的输出Q。多路复用器214的输入0被连接至地址控制电路200的输入IN。多路复用器214的选择控制输入被连接至地址控制电路200的信号RAMSEQ_En。扫描触发器213的数据输入D被连接至扫描触发器213的输出Q。到扫触发器213的时钟输入被连接至地址控制电路200的时钟输入Clock。

在本实施例中，扫描触发器213还用作用于固定故障测试的观察扫描触发器。在本实施例中，通过添加多路复用器204，确保从地址控制电路200的输入IN到扫描触发器213的数据输入D的路径。

接下来，将会描述本实施例的半导体集成电路的操作方法。本实施例中的地址控制电路200的输入和输出与如图6中描述的真值表中所示的相类似。然而，本实施例中的半导体集成电路在构造中不同于第三实施例，并且因此它的内部操作方法是不同的。因此，主要描述不同于第三实施例的部分。

本实施例的多路复用器214根据信号RAMSEQ_En的逻辑值确定输入1或者输入2。在本实施例中，当执行转换延迟故障测试时，信号RAMSEQ_En的逻辑值被设置为“1”。当信号RAMSEQ_En具有“1”的逻辑值时，多路复用器214选择输入1作为输出。多路复用器214的输入1被连接至扫描触发器213的输出D。在这样的情况下，操作与第三实施例的地址控制电路200的相类似。

另一方面，当执行固定故障测试时，信号RAMSEQ_En的逻辑值被设置为“0”。当信号RAMSEQ_En具有“0”的逻辑值时，多路复用器214选择输入0作为输出。多路复用器214的输入0被连接至地址控制电路200的输入IN。通过此，经由多路复用器214的输入0从地址控制电路200的输入IN到扫描触发器213的路径被激活。因此，扫描触发器213在数据输入D处接收经由地址控制电路200的输入IN从逻辑电路300输出的输出信号，并且扫描触发器213能够被用作固定故障测试中的观察扫描触发器。

这样，根据本实施例中的半导体集成电路，当信号RAMSEQ_En的逻辑值被设置为“1”时能够执行转换延迟故障测试。而且，当地址控制电路200中的扫描触发器213的输出Q被设置为“0”的逻辑值时，甚至在测试模式下，从地址控制电路200中的输入IN到输出OUT的路径能够被激活。因此，来自于逻辑电路300的输出能够被传输到RAM100的地址信号端子ADDR[3:0]，并且能够对从逻辑电路300到地址信号端子ADDR[3:0]的路径执行转换延迟故障测试。

而且，根据本实施例中的半导体集成电路，地址控制电路200能够基于扫描触发器212的输出Q确定要被提供给RAM 100的地址信号端子ADDR[3:0]的“0”和“1”的逻辑值中的任意一个。因此，即使当要被提供的逻辑值被更改时，也不要求更改地址控制电路200的构造，从而抑制设计TAT的增加。

此外，根据本实施例中的半导体集成电路，当信号RAMSEQ_En的逻辑值被设置为“0”时能够执行固定默认测试。在这样的情况下，扫描触发器213能够被用作用于固定故障测试的观察扫描触发器。通过此，没有要求地址控制电路200另外包括单独的用于固定故障测试的观察扫描触发器，从而能够避免复杂的互连。

[第五实施例]

接下来，将会描述根据本发明的第五实施例的半导体集成电路。

首先，将会描述本实施例中的半导体集成电路的构造。图8是示出本实施例中的半导体集成电路的构造的图。应注意的是，在本发明的操作中没有涉及用于转换延迟故障测试的扫描链构造并且因此在下面的描述中省略了它的描述。本实施例中的半导体集成电路几乎与第一实施例中的相类似。因此，省略了与第四实施例中相同的部分的描述，并且将会主要地描述不同于第四实施例中的部分。

本实施例的半导体集成电路能够进一步执行除了第四实施例的半导体集成电路中的固定故障测试和转换延迟故障测试之外的随机存取存储器内建自测试(RAM-BIST)。在这里，RAM-BIST是其中经由测试目标电路由测试器传输并且接收测试图案的测试，测试器包括被设置在半导体集成电路中的生成单元和确定单元。生成单元生成测试图案并且将测试图案提供给测试目标电路。确定单元事先保持与测试图案相对应的输出图案的期望值，在接收来自于目标电路的输出图案之后，将输出图案与期望值进行比较以确定是否已经出现故障。在RAM-BTST中，由于生成单元和确定单元被合并在半导体集成电路中，在测试器和测试目标电路之间的信号交换的次数能够被减少。

与在第四实施例中一样，本实施例中的半导体集成电路包括随机存取存储器(RAM)100、用于RAM 100的地址控制电路200和逻辑电路300、RAM-BTST控制器601、AND门602、604、和606、反相器门603、扫描触发器604、以及多路复用器700。在这里，在附图中省略了扫描触发器501和502以及AND门400。而且，RAM 100和逻辑电路300与第四实施例中的相类似，并且因此在此不加以描述。

地址控制电路200的输入IN被连接至来自于逻辑电路300的输出。地址控制电路200的输出OUT被连接至RAM 100的地址信号端子ADDR[3:0]。地址控制电路200的输出OUT2被连接至多路复用器700的输入1。而且，地址控制电路200被连接至前级中的电路(未示出)以接收来自于这些电路的信号SCAN_TEST、信号RAMSEQ_En、以及时钟信号Clock的输入。地址控制电路200的BIST图案输入被连接至控制器601的输出DOUT。地址控制电路200的BIST_CTRL信号输入被连接至来自于AND门602的输出。

控制器601具有用于输出测试图案的输出DOUT、用于输出控制信号的CTRL输出、用于时钟信号的Clock输入、以及用于与测试图案相对应的输出图案的输入DIN。当执行RAM-BIST测试时，控制器601从CTRL输出将“1”的逻辑值输出并且还从输出DOUT将测试图案输出，以在输入DIN处接收与来自于测试目标电路的测试图案相对应的输出图案。控制器601基于被提供给输入DIN的输出图案是否与被事先存储的任何检查图案匹配而确定是否已经出现故障。因此，控制器601是通用RAM-BIST测试器，并且因此在此不详细地进行描述。

控制器601的测试图案输出DOUT被连接至地址控制电路200中的多路复用器221的输入1。控制器601的CTRL信号输出被连接至AND门602的输入B。控制器601接收时钟信号Clock。控制器601的输入DIN被连接至来自于AND门606的输出。AND门602的输入A接收信号BIST_En。AND门602的输入B被连接至控制器601的CTRL信号输出。来自于AND门602的输出被连接至AND门的输入A和AND门222的输入A。反相器门603接收信号RAMSEQ_En。AND门604的输入A接收信号。SCAN_TEST。AND门604的输入B被连接至来自于反相器门603的输出。来自于AND门604的输出被连接至多路复用器700的选择控制输入。扫描触发器605的数据输入D被连接至来自于多路复用器700的输出。扫描触发器605接收时钟信号Clock。扫描触发器605的输出Q被连接至AND门606的输入A。

本实施例的地址控制电路200包括多路复用器210、扫描触发器212和213、以及多路复用器214，并且进一步包括多路复用器220和221、AND门222和223，以及反相器门224和225。来自于多路复用器210的输出被连接至地址控制电路200的输出OUT和多路复用器214的输入1。多路复用器210的输入0被连接至地址控制电路200的输入IN。多路复用器210的输入1被连接至扫描触发器212的输出Q。多路复用器210的选择控制输入被连接至来自于多路复用器220的输出。多路复用器220的输入1被连接至扫描触发器213的输出Q。多路复用器220的输入0被连接至来自于AND门222的输出。多路复用器220的选择控制输入接收信号RAMSEQ_En。扫描触发器212的数据输入D被连接至来自于多路复用器214的输出。扫描触发器212接收时钟信号Clock。扫描触发器213的数据输入D接收扫描触发器213的输出Q。扫描触发器213接收时钟信号Clock。AND门222的输入A被连接至来自于AND门602的输出。AND门222的输入B被连接至反相器门224的输出。

反相器门224接收信号SCAN_TEST。多路复用器214的输入0被连接至来自多路复用器221的输出。多路复用器214的选择控制输入接收信号RAMSEQ_EN。多路复用器221的输入0接收地址控制电路200的输入IN。多路复用器221的输入1被连接至控制器601的数据输出DOUT。多路复用器221的选择控制输入被连接至来自于AND门223的输出。AND门223的输入A被连接至来自于AND门602的输出。AND门223的输入B被连接至来自于反相器门225的输出。反相器门225接收信号RAMSEQ_En。

RAM 100的地址信号端子ADDR[3:0]被连接至地址控制电路200的输出OUT。RAM 100的输出Q0被连接至多路复用器700的输入0。多路复用器700的输入0被连接至RAM 100的输出Q0。多路复用器700的输入1被连接至地址控制电路200的输出OUT2。来自于多路复用器700的输出被连接至后级中的电路(未示出)的输入和扫描触发器605的数据输入D。

接下来，将会描述本实施例的半导体集成电路的操作方法。图9是示出本实施例的半导体控制电路中的地址控制电路200的真值表的示例的图。

如上所述，本实施例的半导体集成电路能够进一步执行除了转换延迟故障测试和固定故障测试之外的RAM-BIST测试。基于信号SCAN_TEST、信号RAMSEQ_En、以及信号BIST_En控制这些测试。

首先，当本发明的半导体在用户模式下进行操作时，信号SCAN_TEST、信号RAMSEQ_En、以及信号BIST_En的逻辑值都被设置为“0”。地址控制电路200中的多路复用器的220选择控制输入接收具有“0”的逻辑值的信号RAMSEQ_En。由于“0”的逻辑值被提供给多路复用器220中的选择控制输入，所以选择多路复用器220的输入0作为输出。而且，AND门602在其输入A1处接收具有“0”的逻辑值的信号BIST_En。因此，来自于AND门602的输出始终具有“0”的逻辑值。来自于AND门602的输出被连接至地址控制电路200的AND门222的输入A1。AND门222在其输入A处始终接收“0”的逻辑值。因此，来自于AND门222的输出始终具有“0”的逻辑值。

多路复用器220的输入0被连接至来自于AND门222的输出。如上所述，多路复用器220选择输入0作为输出。因此，来自于多路复用器220的输出始终具有“0”的逻辑值。来自于多路复用器220的输出被连接至多路复用器210的选择控制输入。多路复用器210在选择控制输入处始终接收“0”的逻辑值，并且始终选择输入0作为输出。多路复用器210的输入0被连接至地址控制电路200的输入IN。而且，来自于多路复用器210的输出被连接至地址控制电路200的输出OUT。因此，多路复用器210在输入0处接收被提供给地址控制电路200的输入IN的逻辑值，并且将来自于输出的逻辑值传输到地址控制电路200的输出OUT。

地址控制电路200的输入IN被连接至来自于逻辑电路300的输出。而且，地址控制电路200的输出OUT被连接至RAM 100的地址信号端子ADDR[3:0]。因此，地址控制电路200能够将来自于逻辑电路300的输出传输到RAM 100的地址信号端子ADDR[3:0]。

在这里，AND门604在其输入A处接收具有“0”的逻辑值的信号SCAN_TEST。因此，来自于AND门604的输出始终具有“0”的逻辑值。来自于AND门604的输出被连接至多路复用器700的选择控制输入。因此，多路复用器700选择输入0作为输出。多路复用器700的输入0被连接至RAM 100的输出Q0。多路复用器700将从RAM 100的输出Q0输出的逻辑值输出到后级中的电路。

接下来，当本发明的半导体集成电路在测试模式(转换延迟故障测试模式)下进行操作时，信号SCAN_TEST和信号RAMSEQ_En均被设置为“1”的逻辑值，并且信号BIST_En被设置为“0”的逻辑值。地址控制电路200中的多路复用器214和220的选择控制输入均接收具有“1”的逻辑值的信号RAMSEQ_En。当各个选择控制输入具有“1”的逻辑值时，多路复用器214和220选择输入1作为输出。在这里，多路复用器220的输入1被连接至扫描触发器213的输出Q。而且，来自于多路复用器220的输出被连接至多路复用器210的选择控制输入。基于被提供给选择控制输入的来自于多路复用器220的输出，多路复用器210确定是否选择输入1或者输入2作为输出。扫描触发器213的数据输入D是输出Q的反馈输入，并且将设置的逻辑值输出到扫描触发器213。

当扫描触发器213的输出Q具有“0”的逻辑值时，来自于多路复用器220的输出还具有“0”的逻辑值。由于多路复用器210在选择控制输入处接收“0”的逻辑值，所以选择输入0作为输出。多路复用器210的输入0被连接至地址控制电路200的输入IN。而且，来自于多路复用器210的输出被连接至地址控制电路200的输出OUT。因此，多路复用器210在输入0处接收被提供给地址控制电路200的输入IN的逻辑值，并且将来自于输出的逻辑值传输到地址控制电路200的输出OUT。地址控制电路200的输入IN被连接至来自于逻辑电路300的输出。而且，地址控制电路200的输出OUT被连接至RAM 100的地址信号端子ADDR[3:0]。因此，地址控制电路200能够将来自于逻辑电路300的输出传输到RAM 100的地址信号端子ADDR[3:0]。

另一方面，当扫描触发器213的输出Q具有“1”的逻辑值时，来自于多路复用器220的输出也具有“1”的逻辑值。由于多路复用器210在它的选择控制输入处接收“1”的逻辑值，所以多路复用器210选择输入1作为输出。多路复用器214的输入1被连接至扫描触发器212的输出Q，并且扫描触发器212的数据输入D被连接至来自于多路复用器214的输出。如上所述，多路复用器214基于具有“1”的逻辑值的信号RAMSEQ_En选择输入1作为输出。多路复用器214的输入1被连接至来自于多路复用器210的输出。通过此，扫描触发器212将来自于输出Q的输出反馈到数据输入D。因此，地址控制电路200经由输出OUT将在扫描触发器212中设置的逻辑值输出到RAM 100的地址信号端子ADDR[3:0]。

这样，在测试模式下，基于扫描触发器213的输出Q，地址控制电路200能够选择是否将来自于逻辑电路300的输出传输到RAM 100的地址信号端子ADDR[3:0]或者将在扫描触发器212中设置的值输出到RAM 100的地址信号端子ADDR[3:0]，并且然后输出所选择的一个。

应注意的是，反相器门603接收具有“1”的逻辑值的信号RAMSEQ_En。AND门604的输入B接收来自于反相器门603的“0”的逻辑值。因此，来自于AND门604的输出始终具有“0”的逻辑值。来自于AND门604的输出被连接至多路复用器700的选择控制输入。因此，多路复用器700选择输入0作为输出。多路复用器700的输入0被连接至RAM 100的输出Q0。多路复用器700将从RAM 100的输出Q0输出的逻辑值输出到后级中的电路。

接下来，当本发明的半导体集成电路在RAM-BIST模式下进行操作时，信号SCAN_TEST和信号RAMSEQ_En均被设置为“0”的逻辑值，并且信号BIST_En被设置为“1”的逻辑值。

AND门602在它的输入A处接收具有“1”的逻辑值的信号BIST_En。因此，在AND门602中，基于被提供给输入B的信号的逻辑值确定要被输出的逻辑值。AND门602的输入B被连接至控制器601的CTRL输出。为了执行RAM-BIST测试，控制器601从CTRL输出将“1”的逻辑值输出。因此，AND门602在输入B处接收来自于CTRL输出的“1”的逻辑值，并且输出“1”的逻辑值。来自于AND门602的输出被连接至地址控制电路200中的AND门222的输入A和AND门223的输入A。AND门223的输入B接收具有通过反相器门225反转的逻辑值的信号RAMSEQ_En。由于信号RAMSEQ_En具有“0”的逻辑值，所以AND门223的输入B接收来自于反相器门224的“1”的逻辑值。如上所述，AND门223的输入A接收来自于AND门602的“1”的逻辑值，并且因此来自于AND门223的输出具有“1”的逻辑值。来自于AND门223的输出被连接至多路复用器221的选择控制输入。多路复用器221将输入1输出作为输出，使得输入“1”的逻辑值作为选择控制输入。多路复用器214的选择控制输入接收具有“0”的逻辑值的信号RAMSEQ_En，并且因此多路复用器214选择输入0作为输出。

AND门222的输入B接收具有通过反相器门224反转的逻辑值的信号SCAN_TEST。即，由于信号SCAN_TEST具有“0”的逻辑值，所以AND门222的输入B接收来自于反相器门224的“1”的逻辑值。如上所述，AND门222的输入A接收来自于AND门602的“1”的逻辑值，并且因此来自于AND门222的输出具有“1”的逻辑值。多路复用器220的选择控制输入接收具有“0”的逻辑值的信号RAMSEQ_En，并且因此选择输入0作为输出。多路复用器220的输入0被连接至来自于AND门222的输出。如上所述，来自于AND门222的输出具有“1”的逻辑值，并且因此来自于多路复用器220的输出具有“1”的逻辑值。来自于多路复用器220的输出被连接至多路复用器210的选择控制输入。多路复用器220接收从多路复用器220输出的“1”的逻辑值。因此，多路复用器220选择输入1作为输出。来自于多路复用器220的输出被连接至多路复用器210的选择控制输入。多路复用器210在它的选择控制输入处接收来自于多路复用器220的“1”的逻辑值。因此，多路复用器210选择输入1作为输出。

在这里，控制器601从测试图案输出DOUT输出测试图案。来自于控制器601的输出DOUT被连接至地址控制电路200中的多路复用器221的输出1。如上所述，多路复用器221选择输入1作为输出，并且因此将要被从控制器601的输出DOUT提供到输入1的测试图案的逻辑值作为输出而输出。来自于多路复用器221的输出被连接至多路复用器214的输入0。如上所述，多路复用器214选择输入0作为输出，并且因此将要被从多路复用器221提供到输入0的测试图案的逻辑值作为输出而输出。来自于多路复用器214的输出被连接至扫描触发器212的数据输入D。扫描触发器212将要被从多路复用器214提供到数据输入D的测试图案的逻辑值输出。扫描触发器212的输出Q被连接至多路复用器210的输入1。如上所述，多路复用器210选择输入1作为输出，并且因此将要被从扫描触发器212提供到输入1的测试图案的逻辑值作为输出而输出。来自于多路复用器210的输出经由地址控制电路200的输出OUT被连接至RAM 100的地址信号端子ADDR[3:0]。因此，不管要被提供给输入IN的来自于逻辑电路300的输出，地址控制电路200能够将来自于控制器601的DOUT的输出传输到RAM 100的地址信号端子ADDR[3:0]。

这样，根据本实施例中的半导体集成电路，通过组合信号SCAN_TEST、信号RAMSEQ_En、以及信号BTST_En的逻辑值，能够选择并且执行用户模式、测试模式(转换延迟故障测试)、以及RAM-BIST模式中的任何一个。

而且，根据本实施例中的半导体集成电路，即使在测试模式(转换延迟故障测试)下，地址控制电路200中的扫描触发器213的输出Q被设置为“0”的逻辑值。通过此，地址控制电路200中从输入IN到输出OUT的路径能够被激活。因此，来自于逻辑电路300的输出能够被传输到RAM 100的地址信号端子ADDR[3:0]，并且能够对从逻辑电路300到地址信号端子ADDR[3:0]的路径执行转换延迟故障测试。

此外，根据本实施例中的半导体集成电路，基于扫描触发器212的输出Q，在测试模式下，地址控制电路200能够确定要将“0”和“1”的逻辑值中的哪一个提供给RAM 100的地址信号端子ADDR[3:0]。因此，即使要被提供的逻辑值被更改，也不要求更改地址控制电路200的构造，从而抑制设计TAT的增加。

另外，根据本实施例中的半导体集成电路，通过简单的构造能够实现用于转换延迟故障测试的地址控制电路和RAM-BIST控制电路，从而抑制半导体集成电路的电路尺寸的增加。

[第六实施例]

接下来，将会描述根据本发明的第六实施例的半导体集成电路。

首先，将会描述本实施例中的半导体集成电路的构造。图10是示出本实施例中的半导体集成电路的构造的图。应注意的是，在本发明的操作中没有涉及用于转换延迟故障测试的扫描链构造和扫描使能端子，并且因此在下面的描述中省略了它们的描述。本实施例中的半导体集成电路与第五实施例中的相类似。因此，在此没有描述与第五实施例中相同的部分，并且将会主要地描述不同于第五实施例中的部分。

与第五实施例的半导体集成电路一样，本实施例的半导体集成电路能够进一步执行除了固定故障测试和转换延迟故障测试之外的RAM-BIST测试。

本实施例中的半导体集成电路包括随机存取存储器(RAM)100、用于RAM 100的地址控制电路200、逻辑电路300、RAM-BTST控制器601、AND门602、604、和606、反相器门603、以及多路复用器700。在这里，与第五实施例一样，在附图中省略了扫描触发器(在下文中被称为扫描触发器)501和502以及AND门400。本实施例中的半导体集成电路在地址控制电路200的构造中不同于第五实施例，并且因此删除扫描触发器605。因此，主要描述不同部分。

本实施例的地址控制电路200包括多路复用器210、扫描触发器212和213、多路复用器214、多路复用器220和221、以及AND门222和223、以及反相器门224和225，并且进一步包括多路复用器230。在本实施例中，多路复用器230也被用作第五实施例中的扫描触发器605。多路复用器230的输出被连接至扫描触发器213的输出Q。多路复用器230的输入1被连接至来自于多路复用器700的输出。来自于多路复用器230的输出被连接至扫描触发器213的数据输入D。多路复用器230的选择控制输入被连接至来自于AND门602的输出。而且，在本实施例中，扫描触发器605被移除。AND门606的输入A被连接至扫描触发器213的输出Q。

接下来，将会描述本实施例的半导体集成电路的操作方法。本实施例中的地址控制电路200的输出和输入与图9的真值表中所示的相类似。然而，本实施例的半导体集成电路在构造中不同于第五实施例，并且因此它的操作方法不同。因此，将会主要描述不同于第五实施例的部分。本实施例中的用户模式中的操作方法与第五实施例中的相类似，并且因此省略了描述。

在本实施例的测试模式(转换延迟故障测试)中，与在第五实施例中一样，信号SCAN_TEST和信号RAMSEQ_En被设置为“1”的逻辑值，并且信号BIST_En被设置为“0”的逻辑值。多路复用器230接收来自于AND门602的“0”的逻辑值，并且因此选择输入0作为输出。通过此，扫描触发器213经由多路复用器230的输入0将来自于输出Q的输出反馈到数据输入D，并且输出Q继续输出在扫描触发器213中设置的值。除了上述之外，测试模式下的操作方法与第五实施例的相类似，并且因此省略了描述。即，由于多路复用器220在选择控制输入处接收具有“1”的逻辑值的信号RAMSEQ_En，所以多路复用器220选择输入1作为输出。因此，多路复用器210基于来自于扫描触发器212的输出，选择输入0或者输入1中的任意一个作为输出。当多路复用器210选择输入0作为输出时，能够将被提供给地址控制电路200的输入IN的信号传输到输出OUT。另一方面，当多路复用器210选择输入1作为输出时，扫描触发器212的输出Q能够被传输到地址控制电路200的输出OUT。

接下来，在本实施例的RAM-BIST模式下，与第五实施例中一样，信号SCAN_TEST和信号RAMSEQ_En被设置为“0”的逻辑值，并且信号BIST_En被设置为“1”的逻辑值。因为BIST_En信号具有“1”的逻辑值并且来自于RAM-BIST控制器601的CTRL信号被设置为“1”的逻辑值，来自于AND门602的输出具有“1”的逻辑值。AND门223在输入A处接收来自于AND门602的“1”的逻辑值并且在输入B处接收通过反相器门225反转的“1”的逻辑值的信号RAMSEQ_En，并且输出“1”的逻辑值。因此，多路复用器221在选择控制输入处接收来自于AND门223的“1”的逻辑值，并且选择输入1作为输出。而且，多路复用器214在它的选择控制输入处接收具有“0”的逻辑值的信号RAMSEQ_En，并且选择输入0作为输出。此外，AND门222在输入A处接收来自于AND门602的“1”的逻辑值并且在输入B处接收通过反相器门225反转的“1”的逻辑值的信号SCAN_TEST，并且输出“1”的逻辑值。多路复用器220在选择控制输入处接收具有“0”的逻辑值的信号RAMSEQ_En，并且选择输入0作为输出。多路复用器220在输入0处接收来自于AND门222的“1”的逻辑值，并且输出“1”的逻辑值。多路复用器220在选择控制输入处接收来自于多路复用器220的“1”的逻辑值，并且因此选择输入1作为输出。因此，不管被提供给输入IN的来自于逻辑电路300的输出，地址控制电路220能够将来自控制器601的测试图案输出DOUT的输出传输到RAM 100的地址信号端子ADDR[3:0]。

此外，多路复用器230在选择控制输入处接收来自于AND门602的“1”的逻辑值，并且因此选择输入1作为输出。多路复用器230的输入1被连接至来自于多路复用器700的输出。多路复用器700在选择控制输入处接收来自于AND门604的“0”的逻辑值，并且选择输入0作为输出。因此，将来自于RAM 100的输出Q0的输出提供给多路复用器700和经由多路复用器230提供给扫描触发器213的数据输入D。扫描触发器213的输出Q被连接至AND门606的输入A。AND门606的输入B接收来自于AND门602的“1”的逻辑值，并且因此与扫描触发器213的输出Q相对应的值能够被传输到控制器601的测试图案输入DIN。

这样，根据本实施例中的半导体集成电路，通过组合信号SCAN_TEST、信号RAMSEQ_En、以及信号BTST_En的逻辑值，能够选择并且执行用户模式、测试模式(转换延迟故障测试)、以及RAM-BIST模式中的任何一个。

而且，根据本实施例中的半导体集成电路，即使在测试模式(转换延迟故障测试)下，地址控制电路200中的扫描触发器213的输出Q被设置为“0”的逻辑值。通过此，地址控制电路200中从输入IN到输出OUT的路径能够被激活。因此，来自于逻辑电路300的输出能够被传输到RAM 100的地址信号端子ADDR[3:0]，并且能够对从逻辑电路300到地址信号端子ADDR[3:0]的路径执行转换延迟故障测试。

此外，根据本实施例中的半导体集成电路，基于扫描触发器212的输出Q，在测试模式下，地址控制电路200能够确定要将“0”和“1”的逻辑值中的哪一个提供给RAM 100的地址信号端子ADDR[3:0]。因此，即使要被提供的逻辑值被更改，也不要求更改地址控制电路200的构造，从而抑制设计TAT的增加。

另外，根据本实施例中的半导体集成电路，通过简单的构造能够实现用于转换延迟故障测试的地址控制电路和RAM-BIST控制器，从而抑制半导体集成电路的电路尺寸的增加。

已经描述了本发明的半导体集成电路。本发明的半导体集成电路的第一效果在于能够激活经由地址控制电路200从逻辑电路300到RAM 100的地址信号端子ADDR[3:0]的路径。因此，能够对从用于RAM100的地址控制电路200到RAM 100的地址信号端子ADDR[3:0]的路径执行转换延迟故障测试。本发明的半导体集成电路的第二效果在于能够减少由于设置用于固定故障测试的观察扫描触发器而引起的布线的负担。本发明的半导体集成电路的第三效果在于通过将多路复用器和扫描触发器添加到RAM-BIST控制器能够实现地址控制电路200。

虽然通过参考实施例已经描述了本发明，但是本发明不限于上述实施例，并且对于本领域的技术人员来说可理解的是，在本发明的范围内能够不同地修改本发明的细节和构造。

Claims (18)

1.一种半导体集成电路，包括：

存储器；

逻辑电路，所述逻辑电路被构造为输出用于所述存储器的地址的地址信号；以及

地址控制电路，所述地址控制电路与所述逻辑电路和所述存储器的地址端子相连接，并且被构造为接收测试信号以基于所述测试信号将来自于所述逻辑电路的地址信号和具有预置的逻辑值的输出信号中的一个输出到所述存储器的所述地址端子，

其中所述测试信号指示其中不执行转换延迟故障测试的用户模式和其中对从所述逻辑电路到所述存储器的所述地址端子的路径执行转换延迟故障测试的测试模式中的一个。

2.根据权利要求1所述的半导体集成电路，其中所述地址控制电路包括：

扫描触发器，所述扫描触发器被构造为输出所述输出信号；

NAND门，所述NAND门被构造为接收所述测试信号和所述输出信号，并且当所述测试信号指示测试模式时输出所述输出信号；以及

AND门，所述AND门被构造为接收来自于所述逻辑电路的地址信号和来自于所述NAND门的所述输出信号并且基于所述输出信号将所述地址信号和所述输出信号中的一个输出到所述存储器的所述地址端子。

3.根据权利要求2所述的半导体集成电路，其中所述地址控制电路进一步包括：

多路复用器，所述多路复用器被构造为接收来自于所述逻辑电路的地址信号和来自于所述扫描触发器的所述输出信号作为数据输入，接收所述测试信号作为选择输入，当所述测试信号指示测试模式时将所述输出信号输出到所述扫描触发器，并且当所述测试信号指示用户模式时将所述地址信号输出到所述扫描触发器。

4.根据权利要求1所述的半导体集成电路，其中所述地址控制电路包括：

第一扫描触发器，所述第一扫描触发器被构造为输出所述输出信号；

第一多路复用器，所述第一多路复用器被构造为接收来自于所述逻辑电路的地址信号和来自于所述第一扫描触发器的所述输出信号作为数据输入和接收第一选择信号作为选择输入，并且响应于所述第一选择信号将所述地址信号和所述输出信号中的一个输出到所述存储器的所述地址端子；

第二扫描触发器，所述第二扫描触发器被构造为输出具有预置的逻辑值的选择信号；以及

AND门，所述AND门被构造为接收来自于所述第二扫描触发器的选择信号和测试信号，并且当测试信号指示测试模式时将第一选择信号输出到所述第一多路复用器。

5.根据权利要求4所述的半导体集成电路，其中所述地址控制电路进一步包括：

第二多路复用器，所述第二多路复用器被构造为接收来自于所述逻辑电路的地址信号和来自于所述第一扫描触发器的所述输出信号作为数据输入和接收所述测试信号作为选择输入，并且当所述测试信号指示测试模式时将所述输出信号输出到所述第一扫描触发器，并且当所述测试信号指示用户模式时将所述地址信号输出到所述第一扫描触发器。

6.根据权利要求1所述的半导体集成电路，进一步包括：

控制器，所述控制器被构造为输出用于对所述存储器的BIST(内建自测试)测试的BIST控制信号和测试图案，

其中，所述地址控制电路接收来自于所述控制器的所述测试图案和BIST测试信号，并且当所述BIST测试信号指示其中对所述存储器执行BIST测试的BIST测试模式时，将所述测试图案输出到所述存储器的所述地址端子。

7.根据权利要求6所述的半导体集成电路，进一步包括：

AND门，所述AND门被构造为接收来自于所述存储器的输出信号和所述BIST测试信号，并且当所述BIST测试信号指示BIST测试模式时将来自于所述存储器的输出信号提供给所述控制器。

8.根据权利要求6所述的半导体集成电路，其中所述地址控制电路包括：

第一扫描触发器，所述第一扫描触发器被构造为输出具有预置的逻辑值的预置信号；

第一多路复用器，所述第一多路复用器被构造为接收来自于所述第一扫描触发器的预置信号和所述BIST测试信号作为数据输入和接收所述测试信号作为选择输入，并且在测试模式下输出来自于所述第一扫描触发器的预置信号以及在BIST测试模式下输出所述BIST测试信号作为选择信号；

第二扫描触发器，所述第二扫描触发器被构造为基于输入数据输出所述输出信号；

第二多路复用器，所述第二多路复用器被构造为接收来自于所述逻辑电路的地址信号和来自于所述第二扫描触发器的所述输出信号作为数据输入和接收来自于所述第一多路复用器的选择信号作为选择输入，并且基于来自于所述第一多路复用器的选择信号，当正常模式被设置时将来自于所述逻辑电路的地址信号输出到所述存储器的所述地址端子和当正常模式没有被设置时将来自于所述第二扫描触发器的所述输出信号输出到所述存储器的所述地址端子，

第三多路复用器，所述第三多路复用器被构造为当BIST测试模式没有被设置时输出来自于所述逻辑电路的地址信号并且当BIST测试模式被设置时输出来自于所述控制器的测试图案；以及

第四多路复用器，所述第四多路复用器被构造为当测试模式被设置时将所述第二多路复用器的输出输出到所述第二扫描触发器作为输入数据和当测试模式没有被设置时将所述第三多路复用器的输出输出到所述第二扫描触发器作为输入数据。

9.根据权利要求8所述的半导体集成电路，其中所述地址控制电路进一步包括：

第五多路复用器，所述第五多路复用器具有与所述第一扫描触发器的数据输入相连接的输出，并且被构造为接收来自于所述第一扫描触发器的预置信号和来自于所述存储器的输出信号，并且当BIST测试模式未被设置时输出所述预置信号和当BIST测试模式被设置时输出来自于所述存储器的输出信号，并且

其中所述半导体集成电路进一步包括：

AND门，所述AND门被构造为当BIST测试模式被设置时将来自于所述第一扫描触发器的输出信号输出到所述控制器。

10.一种半导体集成电路的测试方法，包括：

接收来自于逻辑电路的用于存储器的地址的地址信号、具有预置的逻辑值的输出信号以及测试信号；

基于所述测试信号选择所述地址信号和所述输出信号中的一个；以及

将所选择的信号输出到所述存储器的地址端子，

其中所述测试信号指示其中不执行转换延迟故障测试的用户模式和其中对从所述逻辑电路到所述存储器的所述地址端子的路径执行转换延迟故障测试的测试模式中的一个，并且

其中在用户模式下选择所述地址信号并且在测试模式下选择所述输出信号。

11.根据权利要求10所述的测试方法，其中所述选择包括：

生成来自于扫描触发器的所述输出信号；

当所述测试信号指示测试模式时输出来自于NAND门的所述输出信号；以及

在用户模式下通过AND门选择所述地址信号；以及

在测试模式下通过所述AND门选择所述输出信号。

12.根据权利要求11所述的测试方法，其中所述输出来自于扫描触发器的所述输出信号包括：

当所述测试信号指示测试模式时将来自于多路复用器的所述输出信号输出到所述扫描触发器；和

当所述测试信号指示用户模式时将来自于所述多路复用器的地址信号输出到所述扫描触发器。

13.根据权利要求10所述的测试方法，其中所述选择包括：

生成来自于第一扫描触发器的所述输出信号；

生成来自于第二扫描触发器的具有预置的逻辑值的选择信号；

当所述测试信号指示测试模式时将来自于AND门的选择信号输出到第一多路复用器；以及

响应于所述第一多路复用器中的选择信号选择从所述逻辑电路输出的地址信号和从所述第一扫描触发器输出的所述输出信号中的一个。

14.根据权利要求13所述的测试方法，其中所述生成来自于第一扫描触发器的所述输出信号进一步包括：

通过第二多路复用器接收来自于所述第一扫描触发器的所述输出信号；和

当所述测试信号指示测试模式时将来自于所述第二多路复用器的所述输出信号输出到所述第一扫描触发器；以及

当所述测试信号指示用户模式时将来自于所述第二多路复用器的地址信号输出到所述第一扫描触发器。

15.根据权利要求10所述的测试方法，进一步包括：

输出来自于控制器的用于对所述存储器的BIST(内建自测试)测试的BIST控制信号和测试图案；

其中所述选择进一步包括：

当BIST测试信号指示其中对所述存储器执行BIST测试的BIST测试模式时，选择测试图案。

16.根据权利要求15所述的测试方法，进一步包括：

当所述BIST测试信号指示BIST测试模式时通过AND门将从所述存储器输出的输出信号提供给所述控制器。

17.根据权利要求15所述的测试方法，其中所述选择包括：

生成来自于第一扫描触发器的具有预置的逻辑值的预置信号；

在测试模式下从第一多路复用器输出预置信号和在BIST测试模式下从第一多路复用器输出BIST测试信号作为选择信号，

基于输入数据生成来自于第二扫描触发器的所述输出信号；

基于来自于所述第一多路复用器的选择信号，当正常模式被设置时选择从所述逻辑电路输出的地址信号和当正常模式没有被设置时选择来自于所述第二扫描触发器的所述输出信号；

在第三多路复用器中，当BIST测试模式没有被设置时选择从所述逻辑电路输出的地址信号和当BIST测试模式被设置时选择从所述控制器输出的测试图案；以及

当所述测试模式被设置时将所述第二多路复用器的输出输出到所述第二扫描触发器作为输入数据，和当所述测试模式没有被设置时将所述第三多路复用器的输出输出到所述第二扫描触发器作为输入数据。

18.根据权利要求17所述的测试方法，其中所述选择进一步包括：

当BIST测试模式未被设置时从第五多路复用器输出从所述第一扫描触发器输出的预置信号到所述第一扫描触发器和当BIST测试模式被设置时从第五多路复用器输出从所述存储器输出的输出信号到所述第一扫描触发器，并且

其中所述测试方法进一步包括：

当BIST测试模式被设置时将来自于所述第一扫描触发器的输出信号输出到所述控制器。

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