CN105572573B - 用于存储器时序测试的扫描链、扫描链构建方法和相应装置 - Google Patents

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Abstract

本发明公开了一种构建用于存储器时序测试的扫描链的方法，包括：确定存储器的输入边界寄存器，根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所需的测试向量的数目N；基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N‑1)个连续的非边界寄存器；以及设置输入边界寄存器以及(N‑1)个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。还公开了如此构建的扫描链，以及相应的装置。由此，优化了测试向量的产生和加载过程，提高了测试效率。

Description

用于存储器时序测试的扫描链、扫描链构建方法和相应装置
技术领域
本发明涉及集成电路测试，特别是存储器时序测试，更具体地，涉及一种构建用于存储器时序测试的扫描链的方法和装置以及如此构建的扫描链。
背景技术
在集成电路的设计和生产过程中，为了保证产品的正确性，需要对集成电路进行多种测试。对于包含有存储器的集成电路，通常需要对其进行至少以下三种测试，即逻辑测试、存储器内建测试以及存储器接口测试。
图1示意性示出包含存储器的集成电路以及有关的几种测试。在图1中，集成电路包括存储器，该存储器典型地由随机存取存储器RAM阵列构成。在该存储器之外，集成电路还包括由多种电路设计元件构成的外部逻辑，例如触发器，寄存器，复用选择器(MUX)，以及由椭圆形示出的组合逻辑群，该组合逻辑群中可能包含大量的组合逻辑器件。此外，集成电路还可能包含BIST测试模块，该测试模块用于存储器的内建自测(Built-In-Self-Test)。一般地，BIST测试模块和存储器外部逻辑均连接到多路开关，经由多路开关的选择，连接到存储器的输入端。
在图1中，虚线箭头(dash-line arrow)指示逻辑测试的路径。逻辑测试主要针对存储器外部的故障(例如，延迟故障或转换故障)进行测试，因此，逻辑测试的测试路径主要覆盖存储器外部(存储器输入端和输出端之外)的各种元件，包括图1中示出的寄存器、触发器和组合逻辑群。
点划线箭头(dot-dash-line arrow)示出存储器内建测试的路径。存储器内建测试主要针对存储器内部的故障进行测试，因此，对应的测试路径是从BIST测试模块到存储器内部。在存储器内建测试模式下，通过BIST测试模块产生施加到存储器的测试向量。
双点划线箭头(double-dot-dash-line arrow)示出存储器接口测试，又称为存储器时序测试。该测试主要针对存储器接口处(输入端和输出端)的转换故障，因此，存储器时序测试的测试路径是从存储器的外部逻辑经由输入端到达存储器内部，以及从存储器内部经由输出端到达外部逻辑。
本文主要讨论存储器时序测试。
通过图1可以看到，在存储器时序测试中，测试向量经由测试路径加载到存储器。然而，通常，存储器时序测试的测试路径中包含大量的组合逻辑群(如图1中椭圆所示)。这些组合逻辑使得测试向量的产生、加载过程都更加复杂化。并且，时序测试的故障覆盖率也依赖于存储器接口和组合逻辑的复杂度。在组合逻辑较为复杂的情况下，测试的故障覆盖率相应地较低。此外，现有技术中的测试方法在可控性和可观测性上也存在不足。因此，希望提出新的方法，能够对以上不足有所改进。
发明内容
为了对现有技术中的不足有所改进，提出本发明的各个实施例。
根据本发明的第一方面的实施例，提供了一种构建用于存储器时序测试的扫描链的方法，包括：确定存储器的输入边界寄存器，所述输入边界寄存器是存储器的输入引脚所连接到的第一级寄存器；根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所述输入边界寄存器所需的测试向量的数目N；基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器；以及设置所述输入边界寄存器以及所述(N-1)个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。
根据本发明第二方面的实施例，提供了一种用于存储器时序测试的扫描链，包括：输入边界寄存器，其是存储器的输入引脚所连接到的第一级寄存器；在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器，其中N是所述输入边界寄存器所需的测试向量的数目；并且，所述输入边界寄存器以及所述(N-1)个非边界寄存器被设置为，在存储器时序测试模式下接收扫描测试输入作为测试向量。
根据本发明第三方面的实施例，提供了一种构建用于存储器时序测试的扫描链的装置，包括：边界寄存器确定模块，配置为确定存储器的输入边界寄存器，所述输入边界寄存器是存储器的输入引脚所连接到的第一级寄存器；向量数目确定模块，配置为根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所述输入边界寄存器所需的测试向量的数目N；扫描链布置模块，配置为基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器；以及控制设置模块，配置为设置所述输入边界寄存器以及所述(N-1)个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。
利用本发明的实施例，存储器时序测试中测试向量的产生和加载得到简化和优化，测试效率得到提高。
附图说明
通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。
图1示意性示出包含存储器的集成电路以及有关的几种测试；
图2示出根据一个实施例的构建扫描链的方法的流程图；
图3示出现有技术的扫描链中的寄存器单元；
图4示出根据一个实施例的扫描链片段；
图5示出根据一个实施例的寄存器单元；
图6示出根据一个实施例的前级寄存器的单元；
图7示出根据一个实施例利用扫描链进行存储器时序测试的方法的流程图；
图8示意性示出测试向量的加载；
图9示出根据一个实施例的构建扫描链的装置；以及
图10示出根据一个实施例的利用扫描链进行时序测试的装置。
图11示出了适于用来实现本发明实施方式的示例性计算机系统/服务器12的框图。
具体实施方式
下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
在本发明的实施例中，通过重新构建扫描链来改善存储器的时序测试。具体地，在构建扫描链的过程中，考虑存储器的边界寄存器所需要的测试向量的数目，使得边界寄存器上游存在相应数目的非边界寄存器。基于如此构建的扫描链，在后续进行时序测试时，就可以将所需要的多个测试向量一次性地直接加载到边界寄存器及其上游的非边界寄存器，从而减小常规测试路径中组合逻辑的影响，简化测试向量产生和加载的过程，并提高故障覆盖率。
根据本发明第一方面的实施例，提供了一种构建扫描链用于存储器时序测试的方法。图2示出根据一个实施例的构建扫描链的方法的流程图。如图2所示，该实施例的方法包括：步骤201，确定存储器的输入边界寄存器，所述输入边界寄存器是存储器的输入引脚所连接到的第一级寄存器；步骤202，根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所述输入边界寄存器所需的测试向量的数目N；步骤203，基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器；以及步骤204，设置所述输入边界寄存器以及所述N-1个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。下面结合具体例子描述上述各个步骤的具体执行方式。
首先，在步骤201，确定存储器的输入边界寄存器。如本领域技术人员所理解的，集成电路设计中包含大量的寄存器。根据这些寄存器是否与存储器直接相连，可以将其划分为边界寄存器和非边界寄存器，其中边界寄存器即是存储器的引脚所连接到的第一级寄存器，其他寄存器即可称为非边界寄存器。进一步地，根据所连接到的存储器引脚的不同，边界寄存器又可划分为输入边界寄存器和输出边界寄存器，其中输入边界寄存器是存储器的输入引脚所连接到的第一级寄存器，位于存储器的输入接口侧；而输出边界寄存器是存储器的输出引脚所连接到的第一级寄存器，位于存储器的输出接口侧。在以上步骤201中，从集成电路设计包含的诸多寄存器中确定出输入边界寄存器。
在一个实施例中，在步骤201，可以通过分析网表来确定出电路中的输入边界寄存器和输出边界寄存器。如本领域技术人员所知，在电子设计自动化中，通常利用网表来描述电路连接的信息。在网表中，用基础的逻辑门来描述电路中元件的连接情况。由于网表记录了电路中元件的连接关系，因此，通过分析网表，就可以容易地确定出存储器的引脚依次连接了哪些元件，进而确定出上述的输入边界寄存器和输出边界寄存器。在其他实施例中，本领域技术人员可能采用其他方式记录集成电路中的连接信息。不管采用何种记录方式，通过对所记录的连接信息进行分析，就可以确定出电路中的输入边界寄存器，从而执行步骤201。
接着，在步骤202，根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所述输入边界寄存器所需的测试向量的数目N。
如本领域技术人员所知，存储器具有多个不同类型的输入引脚，包括用于接收地址输入的地址引脚、用于接收数据输入的数据引脚，以及用于接收控制信号输入的控制引脚。为了描述的简单和方便，下文中，将连接到地址引脚的输入边界寄存器称为A类寄存器，将连接到数据引脚的输入边界寄存器称为B类寄存器，将连接到控制引脚的输入边界寄存器称为C类寄存器。
可以理解，A类、B类以及C类这些不同类型的输入边界寄存器由于连接到不同类型的输入引脚，就需要提供不同类型的输入信号。另一方面，如本领域技术人员所知，测试向量是为了检查测试目标是否存在故障，而加载到测试目标的测试性激励或脉冲。为了对不同类型的输入引脚进行测试，就需要将不同的测试向量加载到相应的边界寄存器，进而加载到存储器。因此，输入边界寄存器所需要的测试向量的数目取决于它所连接到的输入引脚的类型。基于不同类型的输入引脚所接收的信号的工作原理，本领域技术人员利用现有技术的分析方法已经可以得到，至少需要4个测试向量才能测试出地址引脚的故障。也就是说，对于A类寄存器，即连接到地址引脚的输入边界寄存器，所需要的测试向量的数目N＝4。类似地，可以分析得到，B类寄存器需要的测试向量的数目N＝3；而C类寄存器需要的测试向量的数目N＝4。
获得了以上的数目N，就可以执行步骤203，其中，基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器。
为了描述上述扫描链的布置，首先回顾一下现有技术中已有的扫描链的构成。如本领域技术人员所知，扫描链由一系列集成电路设计中的寄存器串接而成，并在测试模式下形成测试路径。在扫描测试模式下，测试向量被加载到扫描链的各个寄存器上。
图3示出现有技术的扫描链中的寄存器单元。如图3所示，寄存器单元包括一寄存器330和一复用选择器340。寄存器330的数据输入连接到复用选择器340的输出。复用选择器340具有两个输入端，分别接收数据输入(Data)和扫描测试输入(SI)，其中数据输入来自集成电路中该寄存器所连接的上游功能逻辑，扫描测试输入来自扫描链中该寄存器的上一级寄存器的输出。复用选择器340在扫描使能(SE)信号的控制下对两路输入进行选择。在扫描使能SE信号为1的情况下，也就是，集成电路处于扫描测试模式的情况下，复用选择器340选择扫描输入端，也就是将扫描测试信号输入给寄存器；在扫描使能SE信号为0的情况下，也就是，集成电路处于常规工作模式的情况下，复用选择器340选择数据输入端，也就是将常规逻辑数据输入给寄存器。
在步骤203中，希望沿扫描链在输入边界寄存器的上游布置N-1个连续的非边界寄存器。为此，可以基于图3的包含复用选择器的寄存器单元结构，在输入边界寄存器上游形成连续的N-1个非边界寄存器。具体地，可以将N-1个非边界寄存器中的前N-2个的每一个的输出连接到下一非边界寄存器所对应的复用选择器的扫描输入端，并将所述N-1个非边界寄存器中的最后一个的输出连接到所述输入边界寄存器所对应的复用选择器的扫描输入端。在一个实施例中，基于图3的寄存器单元，可以布置形成图4所示的扫描链片段。在图4中，示例性示出A类寄存器及其上游的寄存器(其中忽略了各寄存器的控制信号，这将在后面进行描述)。如前所述，A类寄存器需要的测试向量的数目N＝4，因此，在A类寄存器上游，布置3个非边界寄存器(为了简单，此处示出为X类寄存器)，这3个X类寄存器依次连续连接，其每一个都将其输出连接到下游寄存器所对应的复用选择器的扫描输入端。类似地，可以在B类寄存器和C类寄存器上游布置相应数目的非边界寄存器。
可以理解，集成电路设计中存在大量的非边界寄存器。在一个实施例中，从集成电路中的非边界寄存器中随机选择N-1个，用于布置在输入边界寄存器上游。另一方面，出于各种测试需要，集成电路中往往已经存在有一些扫描链，这些扫描链可能设计用于不同测试目的。为了“复用”已有的扫描链，在一个实施例中，在步骤203，从输入边界寄存器开始，沿已有的扫描链向前回溯，判断其紧邻上游是否存在连续的N-1个非边界寄存器。如果判断结果为是，那么可以直接利用原有扫描链用于存储器时序测试；如果判断结果为否，就首先确定缺少的非边界寄存器的数目L(L<＝N-1)，然后从原扫描链中选择L个非边界寄存器连接到输入边界寄存器上游，类似于图4的连接方式。由此，通过对原扫描链进行重构或重新排序，来构建所需的扫描链。
除了对寄存器进行排序和连接布置之外，还需要对这些寄存器进行时序和工作模式的控制，使其可工作于存储器时序测试模式。为此，执行步骤204，设置输入边界寄存器以及上述N-1个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。
为了实现上述控制，在一个实施例中，直接利用指示存储器时序测试模式的信号，即时序测试模式STM信号，来控制扫描链中寄存器单元的复用选择器。具体地，在一个例子中，用时序测试模式STM信号代替图3中所示的原有扫描使能SE信号，来对复用选择器进行控制。这样，在时序测试模式STM信号为1的情况下，也就是，处于时序测试模式的情况下，复用选择器选择扫描输入端，相应地，寄存器接收扫描测试输入；在时序测试模式STM信号为0的情况下，复用选择器选择数据输入端，也就是将常规逻辑数据输入给寄存器。可以对扫描链中的输入边界寄存器和非边界寄存器中的任意寄存器进行以上控制，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。
然而，如前所述，在一种实施方式下，通过重构原有的扫描链来形成需要的扫描链。此时，在进行信号选择控制时，也希望不影响原有的扫描控制。为此，可以在原有扫描控制信号的基础上进一步添加时序测试模式STM信号作为控制信号。图5示出根据一个实施例的寄存器单元。对比图5和图3可以看到，相比于图3所示的原有扫描链的寄存器单元，图5的寄存器单元添加了一个或门，并将原有扫描使能信号SE和时序测试模式STM信号两者作为或门的输入，利用或门的输出作为寄存器对应的复用选择器的选择控制信号。这样，在原有扫描使能信号SE和时序测试模式STM信号之一为1时，寄存器都会接收扫描测试输入，进入测试状态；只有在原有扫描使能信号SE和时序测试模式STM信号均为0时，寄存器才会接收数据输入，处于常规逻辑工作状态。通过对所构建的扫描链中的输入边界寄存器和非边界寄存器进行图5所示的控制，这些寄存器就可以同时用于原有扫描链所针对的测试，以及新构建的扫描链所针对的存储器时序测试。
通过以上所述的步骤201-204，构建了一种用于存储器时序测试的扫描链，其中重新布置了存储器的输入边界寄存器及其上游寄存器，从而便于测试向量的加载。另一方面，在加载测试向量进行测试之后，需要从存储器的输出侧读取测试结果。因此，作为扫描链的另一部分，存储器输出侧的边界寄存器也应该适用于存储器时序测试模式，也就是被设置为，在存储器时序测试模式下，接收扫描测试输入。在此基础上，为了增强测试结果的可控性和可观测性，还可以对输出侧的边界寄存器进行进一步设置，使其锁存测试结果，便于结果观测。相应地，在一个实施例中，构建扫描链的方法还包括以下步骤：确定输出边界寄存器；确定输出到所述输出边界寄存器的寄存器；对所述输出到输出边界寄存器的寄存器的控制信号进行设置，使所述输出边界寄存器能够锁存存储器时序测试模式下的结果。
如前所述，输出边界寄存器是存储器的输出引脚所连接到的第一级寄存器，位于存储器的输出接口侧。输出边界寄存器的确定可通过分析网表或者类似的记录集成电路连接信息的文件来实现，在此不再详细描述。在找到输出边界寄存器后，通过从输出边界寄存器的输入端向信号来源方向追溯，可能会找到至少一个寄存器，该寄存器的输出直接地或间接地连接到输出边界寄存器的输入。可以理解，在存在前级寄存器的情况下，前级寄存器的输出端和存储器的输出端连接到组合逻辑，然后组合逻辑的输出连接到所述输出边界寄存器。信号追溯的方法是本领域常用技术手段，在此不再详细描述。在下面的描述中，将所述输出到输出边界寄存器的寄存器称为前级寄存器。
由于组合逻辑会对前级寄存器的输出和存储器的输出进行运算，因此所述组合逻辑输出，未必与所述存储器的输出相同。为了使得所述输出边界寄存器能够锁存时序测试模式下的结果，需要设置所述前级寄存器的控制信号，从而使得在对存储器进行时序测试时，所述组合逻辑的输出与所述存储器的输出相同，这样输出边界寄存器才能锁存存储器的输出。在一个实施例中，可以在该寄存器的输出和输入之间形成一回路，并至少利用附加复用选择器和时序测试模式STM信号控制该回路。
图6示出根据一个实施例的前级寄存器的单元。如图6所示，该单元不仅包含前级寄存器60，还包括两个复用选择器，即第一复用选择器61和第二复用选择器62，以及一个或门。原有扫描使能信号SE和时序测试模式STM信号两者作为或门的输入，或门的输出作为第一复用选择器61的选择控制信号。并且，原有扫描使能信号SE作为第二复用选择器62的选择控制信号。此外，从前级寄存器的输出到第二复用选择器62的数据输入，连接形成一回路。通过上述布置，在原有扫描使能信号SE和时序测试模式STM信号均为0的情况下，也就是非测试模式下，前级寄存器60工作于常规逻辑状态，从第一复用选择器的数据输入端获得数据输入。而在时序测试模式下，即时序测试模式STM信号为1的情况下，如果扫描使能SE信号也为1，则选择第二复用选择器的扫描输入端作为寄存器的输入，也就是说寄存器仍然接收扫描测试输入；如果扫描使能SE信号为0，则选择第二第二复用选择器的数据输入端作为寄存器输入，而该数据输入端连接到了寄存器的输出，由此，前级寄存器的输出反馈到输入，取值保持不变，也就是锁存了时序测试模式下的结果。基于图6所示的例子，本领域技术人员还可以进行适当修改，以通过从寄存器输出到输入的回路来锁存测试结果。
由此，通过以上描述的步骤，构建了一种用于存储器时序测试的扫描链。该扫描链由于在输入边界寄存器上游布置特定数目的非边界寄存器，从而非常有利于测试向量的加载。
相应地，根据本发明第二方面的实施例，还提供了通过上述方法构建的扫描链。
在一个实施例中，构建的扫描链具有如下结构，也就是包括：输入边界寄存器，其是存储器的输入引脚所连接到的第一级寄存器；在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器，其中N是所述输入边界寄存器所需的测试向量的数目；并且，所述输入边界寄存器以及所述(N-1)个非边界寄存器被设置为，在存储器时序测试模式下接收扫描测试输入作为测试向量。
具体地，如果所述输入边界寄存器是连接到存储器地址引脚的A类寄存器，那么所需要的测试向量的数目N被确定为4；如果所述输入边界寄存器是连接到存储器数据引脚的B类寄存器，那么所需要的测试向量的数目N被确定为3；如果所述输入边界寄存器是连接到存储器控制引脚的C类寄存器，那么所需要的测试向量的数目N被确定为4。
在一个实施例中，在所述扫描链中，所述N-1个非边界寄存器中的前N-2个的每一个的输出被连接到下一非边界寄存器所对应的复用选择器的扫描输入端，所述N-1个非边界寄存器中的最后一个的输出被连接到所述输入边界寄存器所对应的复用选择器的扫描输入端。图4示出以A类寄存器为例，示出了这样的连接结构。在图4中，由于A类寄存器需要的测试向量的数目N＝4，因此，在A类寄存器上游，布置了3个非边界寄存器(X类寄存器)，这3个X类寄存器依次连续连接，其每一个都将其输出连接到下游寄存器所对应的复用选择器的扫描输入端。
在一个实施例中，为了实现寄存器的信号控制，对于扫描链中的输入边界寄存器和(N-1)个非边界寄存器中，直接利用指示存储器时序测试模式的信号来控制其分别对应的复用选择器。
在另一实施例中，对于上述各寄存器，添加有一或门，指示存储器时序测试模式的信号和原有扫描链的原有扫描使能信号两者被设置为该或门的输入，该或门的输出被设置为上述各寄存器对应的复用选择器的选择控制信号。可以理解，可以为上述各寄存器分别设置或门，也可以设置供上述寄存器的一部分或全部共用的或门。图5示出了这样的例子。
在一个实施例中，扫描链还包括输出边界寄存器，所述输出边界寄存器是存储器的输出引脚所连接到的第一级寄存器；并且所述输出边界寄存器被设置为锁存存储器时序测试模式下的结果。
在一个实施例中，如果存在输出到输出边界寄存器的另一寄存器，为了使得所述输出边界寄存器能够锁存测试结果，在输出到输出边界寄存器的寄存器的输出和输入之间形成有一回路，该回路通过附加的复用选择器和存储器时序测试模式信号进行控制。图6示出了这样的例子。
以上描述了所构建的扫描链。该扫描链由于在输入边界寄存器上游布置特定数目的非边界寄存器，从而非常有利于测试向量的加载，进而有利于存储器时序测试的进行。
根据本发明第三方面的实施例，还提供了利用以上所述的扫描链进行存储器时序测试的方法。
图7示出根据一个实施例利用扫描链进行存储器时序测试的方法的流程图。如前所述，所述扫描链包括输入边界寄存器，其是存储器的输入引脚所连接到的第一级寄存器；在所述扫描链中所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器，其中N是所述输入边界寄存器所需的测试向量的数目；并且，所述输入边界寄存器以及所述(N-1)个非边界寄存器被设置为，在存储器时序测试模式下接收扫描测试输入作为测试向量。如图7所示，基于该扫描链的测试方法包括：步骤71，在存储器时序测试模式下，将N个所需的测试向量一次性地分别直接加载到所述输入边界寄存器和所述(N-1)个非边界寄存器；以及步骤73，在所述N个所需的测试向量依次通过存储器输入引脚之后，读取测试结果。
如上所述，在扫描链中，在输入边界寄存器上游存在至少(N-1)个连续的非边界寄存器，这为N个测试向量的直接加载提供了条件和基础。也就是说，上游的(N-1)个非边界寄存器加上输入边界寄存器这连续的N个寄存器正好可以用于加载所需要的N个测试向量。因此，在步骤73，可以首先通过将指示存储器时序测试模式的信号(上文所述的STM信号)设置为1，来将扫描链设置于存储器时序测试模式。在此模式下，就可以将N个所需的测试向量一次性地分别直接加载到上述(N-1)个非边界寄存器和输入边界寄存器。
图8示意性示出测试向量的加载。如前所述，B类寄存器所需的测试向量的数目N＝3，因此，在图8的扫描链片段中，在B类寄存器上游布置有2个非边界寄存器(示出为X寄存器)。另外，如图8右侧所示，L表示测试向量在扫描链中的移入，或者加载。经过L，B类寄存器所需的三个测试向量被放入B类寄存器及其上游的两个X寄存器。在测试向量移入之后，通过事件(P-P,P)来将这三个测试向量发射到待测模块即存储器。其中P-P表示连续的两个短脉冲，P表示一个长脉冲。其中，第一个短脉冲将B类寄存器中的测试向量发射到存储器，将B类寄存器上游第一个X寄存器中的测试向量移位到B类寄存器，将B类寄存器上游第二个X寄存器中的测试向量移位到B类寄存器上游第一个X寄存器。第二个短脉冲和长脉冲的作用类似。这样就将三个测试向量都发射到存储器。图8中的弯曲箭头指示了测试向量的发射与脉冲之间的关系。在全部测试向量被发射之后，用另一个脉冲P将测试结果即存储器的输出读回到扫描链。U表示测试结果在扫描链中的移出，或者卸载。
可以理解，寄存器上设置有时钟控制信号，用于在各个寄存器之间实现同步。因此，随着时钟推移，上游寄存器加载的测试向量作为扫描输入依次传递给下游寄存器。因此，B类寄存器在通过直接加载获得测试向量之后，通过上游的传递，获得后续的测试向量。进而，B类寄存器将测试向量传递给存储器的数据引脚。对于A类寄存器和上游的3个X类寄存器，也可以进行类似的操作。
在以上过程中，所需的测试向量被一次性地直接加载到输入边界寄存器及其上游的非边界寄存器，这些测试向量进而可以直接到达存储器引脚，实现测试。这绕过了集成电路中的组合逻辑，摆脱了现有技术中对组合逻辑复杂度的依赖。更具体地，在现有技术中，测试路径往往涉及寄存器之间的、由组合逻辑构成的功能路径。因为要考虑这些功能路径对测试向量的影响，测试向量的产生和加载都依赖于这些功能路径的复杂度。在复杂的功能路径的情况下，往往一次只能产生和加载一个测试向量，在该测试向量通过目标元件之后，就进行卸载，之后重新产生并加载下一测试向量。而在图8所示的本发明实施例的情况下，多个测试向量可以同时被加载，并经由输入边界寄存器依次到达存储器输入引脚。这使得测试向量的产生和加载都大大简化，也使得测试向量的有效性得到提高。
在所需的N个测试向量依次通过存储器输入引脚之后，在步骤73，可以在存储器输出侧读取测试结果。
在一个实施例中，扫描链还包括输出边界寄存器，所述输出边界寄存器是存储器的输出引脚所连接到的第一级寄存器；并且所述输出边界寄存器被设置为锁存存储器时序测试模式下的结果。在此情况下，在步骤73中，通过所述输出边界寄存器，读取锁存的测试结果。
通过以上方法，存储器时序测试过程得到简化，效率得到提高。
基于同样的发明构思，在本发明第四方面的实施例中，提供一种构建扫描链用于存储器时序测试的装置。
图9示出根据一个实施例的构建扫描链的装置。如图9所示，该装置总体上示出为90，并包括：边界寄存器确定模块91，配置为确定存储器的输入边界寄存器，所述输入边界寄存器是存储器的输入引脚所连接到的第一级寄存器；向量数目确定模块92，配置为根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所述输入边界寄存器所需的测试向量的数目N；扫描链布置模块93，配置为基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器；以及控制设置模块94，配置为设置所述输入边界寄存器以及所述(N-1)个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。
在一个实施例中，所述向量数目确定模块92配置为：对于连接到存储器的地址引脚的输入边界寄存器，确定所需的测试向量的数目N为4；对于连接到存储器的数据引脚的输入边界寄存器，确定所需的测试向量的数目N为3；对于连接到存储器的控制引脚的输入边界寄存器，确定所需的测试向量的数目N为4。
在一个实施例中，所述扫描链布置模块93配置为：将所述N-1个非边界寄存器中的前N-2个的每一个的输出连接到下一非边界寄存器所对应的复用选择器的扫描输入端，并将所述N-1个非边界寄存器中的最后一个的输出连接到所述输入边界寄存器所对应的复用选择器的扫描输入端。
在一个实施例中，所述扫描链布置模块93还配置为：从所述输入边界寄存器开始，沿原有扫描链向前回溯，判断其紧邻上游是否存在连续的N-1个非边界寄存器；在判断结果为否的情况下，确定缺少的非边界寄存器的数目L，并从所述原有扫描链中选择L个非边界寄存器依次连接到所述输入边界寄存器上游。
在一个实施例中，所述控制设置模块94配置为：对于所述输入边界寄存器和所述(N-1)个非边界寄存器，将存储器时序测试模式信号和原有扫描链的原有扫描使能信号两者进行或运算，将或运算的结果作为上述寄存器对应的复用选择器的选择控制信号。
在一个实施例中，所述边界寄存器确定模块91还配置为，确定输出边界寄存器，所述输出边界寄存器是存储器的输出引脚所连接到的第一级寄存器；所述控制设置模块94还配置为，如果存在输出到输出边界寄存器的寄存器，对所述输出到输出边界寄存器的寄存器的控制信号进行设置，使所述输出边界寄存器锁存存储器时序测试模式下的结果。
在一个实施例中，所述控制设置模块94还配置为：在所述输出到输出边界寄存器的寄存器的输出和输入之间形成一回路，并至少利用附加的复用选择器和时序测试模式信号控制该回路。
可以理解，上述的构建扫描链的装置90可以体现为独立的用于设计、构建扫描链的软件工具，也可以集成到已有的集成电路设计工具中。
根据本发明第五方面的实施例，提供一种利用扫描链进行存储器时序测试的装置。
图10示出根据一个实施例的利用扫描链进行时序测试装置。作为该装置工作的基础，所述扫描链包括输入边界寄存器，其是存储器的输入引脚所连接到的第一级寄存器；在所述扫描链中所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器，其中N是所述输入边界寄存器所需的测试向量的数目；并且，所述输入边界寄存器以及所述(N-1)个非边界寄存器被设置为，在存储器时序测试模式下接收扫描测试输入作为测试向量。如图10所示，进行时序测试的装置总体上示出为100，并包括：向量加载模块110，配置为在存储器时序测试模式下，将N个所需的测试向量一次性地分别直接加载到所述输入边界寄存器和所述(N-1)个非边界寄存器；结果读取模块120，配置为在所述N个所需的测试向量依次通过存储器输入引脚之后，读取测试结果。
在一个实施例中，所述扫描链还包括输出边界寄存器，所述输出边界寄存器是存储器的输出引脚所连接到的第一级寄存器；并且所述输出边界寄存器被设置为锁存存储器时序测试模式下的结果。相应地，所述结果读取模块120配置为，通过所述输出边界寄存器，读取锁存的测试结果。
可以理解，上述的进行时序测试的装置100可以体现为独立的用于测试的软件工具，也可以集成到已有的集成电路测试工具中。
并且，以上的用于构建扫描链的装置90和用于进行存储器时序测试的装置100可以通过多种方式来执行。
图11示出了适于用来实现本发明实施方式的示例性计算机系统/服务器12的框图。图1显示的计算机系统/服务器12仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图11所示，计算机系统/服务器12以通用计算设备的形式表现。计算机系统/服务器12的组件可以包括但不限于：一个或者多个处理器或者处理单元16，系统存储器28，连接不同系统组件(包括系统存储器28和处理单元16)的总线18。
总线18表示几类总线结构中的一种或多种，包括存储器总线或者存储器控制器，外围总线，图形加速端口，处理器或者使用多种总线结构中的任意总线结构的局域总线。举例来说，这些体系结构包括但不限于工业标准体系结构(ISA)总线，微通道体系结构(MAC)总线，增强型ISA总线、视频电子标准协会(VESA)局域总线以及外围组件互连(PCI)总线。
计算机系统/服务器12典型地包括多种计算机系统可读介质。这些介质可以是任何能够被计算机系统/服务器12访问的可用介质，包括易失性和非易失性介质，可移动的和不可移动的介质。
系统存储器28可以包括易失性存储器形式的计算机系统可读介质，例如随机存取存储器(RAM)30和/或高速缓存存储器32。计算机系统/服务器12可以进一步包括其它可移动/不可移动的、易失性/非易失性计算机系统存储介质。仅作为举例，存储系统34可以用于读写不可移动的、非易失性磁介质(图1未显示，通常称为“硬盘驱动器”)。尽管图1中未示出，可以提供用于对可移动非易失性磁盘(例如“软盘”)读写的磁盘驱动器，以及对可移动非易失性光盘(例如CD-ROM,DVD-ROM或者其它光介质)读写的光盘驱动器。在这些情况下，每个驱动器可以通过一个或者多个数据介质接口与总线18相连。存储器28可以包括至少一个程序产品，该程序产品具有一组(例如至少一个)程序模块，这些程序模块被配置以执行本发明各实施例的功能。
具有一组(至少一个)程序模块42的程序/实用工具40，可以存储在例如存储器28中，这样的程序模块42包括——但不限于——操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。程序模块42通常执行本发明所描述的实施例中的功能和/或方法。
计算机系统/服务器12也可以与一个或多个外部设备14(例如键盘、指向设备、显示器24等)通信，还可与一个或者多个使得用户能与该计算机系统/服务器12交互的设备通信，和/或与使得该计算机系统/服务器12能与一个或多个其它计算设备进行通信的任何设备(例如网卡，调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口22进行。并且，计算机系统/服务器12还可以通过网络适配器20与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器20通过总线18与计算机系统/服务器12的其它模块通信。应当明白，尽管图中未示出，可以结合计算机系统/服务器12使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。
本发明可以是系统、方法和/或计算机程序产品。计算机程序产品可以包括计算机可读存储介质，其上载有用于使处理器实现本发明的各个方面的计算机可读程序指令。
计算机可读存储介质可以是可以保持和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质例如可以是――但不限于――电存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备或者上述的任意合适的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、静态随机存取存储器(SRAM)、便携式压缩盘只读存储器(CD-ROM)、数字多功能盘(DVD)、记忆棒、软盘、机械编码设备、例如其上存储有指令的打孔卡或凹槽内凸起结构、以及上述的任意合适的组合。这里所使用的计算机可读存储介质不被解释为瞬时信号本身，诸如无线电波或者其他自由传播的电磁波、通过波导或其他传输媒介传播的电磁波(例如，通过光纤电缆的光脉冲)、或者通过电线传输的电信号。
这里所描述的计算机可读程序指令可以从计算机可读存储介质下载到各个计算/处理设备，或者通过网络、例如因特网、局域网、广域网和/或无线网下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光纤传输、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配卡或者网络接口从网络接收计算机可读程序指令，并转发该计算机可读程序指令，以供存储在各个计算/处理设备中的计算机可读存储介质中。
用于执行本发明操作的计算机程序指令可以是汇编指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或者以一种或多种编程语言的任意组合编写的源代码或目标代码，所述编程语言包括面向对象的编程语言—诸如Smalltalk、C++等，以及常规的过程式编程语言—诸如“C”语言或类似的编程语言。计算机可读程序指令可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络—包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。在一些实施例中，通过利用计算机可读程序指令的状态信息来个性化定制电子电路，例如可编程逻辑电路、现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)，该电子电路可以执行计算机可读程序指令，从而实现本发明的各个方面。
这里参照根据本发明实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述了本发明的各个方面。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令实现。
这些计算机可读程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。也可以把这些计算机可读程序指令存储在计算机可读存储介质中，这些指令使得计算机、可编程数据处理装置和/或其他设备以特定方式工作，从而，存储有指令的计算机可读介质则包括一个制造品，其包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的各个方面的指令。
也可以把计算机可读程序指令加载到计算机、其它可编程数据处理装置、或其它设备上，使得在计算机、其它可编程数据处理装置或其它设备上执行一系列操作步骤，以产生计算机实现的过程，从而使得在计算机、其它可编程数据处理装置、或其它设备上执行的指令实现流程图和/或框图中的一个或多个方框中规定的功能/动作。
附图中的流程图和框图显示了根据本发明的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (19)

1.一种构建用于存储器时序测试的扫描链的方法，包括：
确定存储器的输入边界寄存器，所述输入边界寄存器是存储器的输入引脚所直接连接到的第一级寄存器；
根据所述输入边界寄存器所直接连接到的存储器输入引脚的类型，确定所述输入边界寄存器所需的测试向量的数目N；
基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少N-1个连续的非边界寄存器；以及
设置所述输入边界寄存器以及所述N-1个非边界寄存器的每一个的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。
2.根据权利要求1所述的方法，其中确定所述输入边界寄存器所需的测试向量的数目N包括：
对于连接到存储器的地址引脚的输入边界寄存器，确定所需的测试向量的数目N为4；
对于连接到存储器的数据引脚的输入边界寄存器，确定所需的测试向量的数目N为3；
对于连接到存储器的控制引脚的输入边界寄存器，确定所需的测试向量的数目N为4。
3.根据权利要求1所述的方法，其中所述布置扫描链包括：
将所述N-1个非边界寄存器中的前N-2个的每一个的输出连接到下一非边界寄存器所对应的复用选择器的扫描输入端，并将所述N-1个非边界寄存器中的最后一个的输出连接到所述输入边界寄存器所对应的复用选择器的扫描输入端。
4.根据权利要求1所述的方法，其中所述布置扫描链包括：
从所述输入边界寄存器开始，沿原有扫描链向前回溯，判断其紧邻上游是否存在连续的N-1个非边界寄存器；
在判断结果为否的情况下，确定缺少的非边界寄存器的数目L，并从所述原有扫描链中选择L个非边界寄存器依次连接到所述输入边界寄存器上游。
5.根据权利要求1所述的方法，其中设置所述输入边界寄存器以及所述N-1个非边界寄存器的控制信号包括：
将存储器时序测试模式信号和原有扫描链的原有扫描使能信号两者进行或运算后，作为与所述输入边界寄存器和所述N-1个非边界寄存器各自对应的复用选择器的选择控制信号。
6.根据权利要求1所述的方法，还包括：
确定输出边界寄存器，所述输出边界寄存器是存储器的输出引脚所连接到的第一级寄存器；
如果存在输出到所述输出边界寄存器的另一寄存器，则对所述输出到所述输出边界寄存器的另一寄存器的控制信号进行设置，使所述输出边界寄存器锁存存储器时序测试模式下的结果。
7.根据权利要求6所述的方法，其中对所述输出到所述输出边界寄存器的另一寄存器的控制信号进行设置包括：
在所述输出到所述输出边界寄存器的另一寄存器的输出和输入之间形成一回路，并至少利用附加的复用选择器和时序测试模式信号控制该回路。
8.一种用于存储器时序测试的扫描链，包括：
输入边界寄存器，其是存储器的输入引脚所直接连接到的第一级寄存器；
在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少N-1个连续的非边界寄存器，其中N是所述输入边界寄存器所需的测试向量的数目；
并且，所述输入边界寄存器以及所述N-1个非边界寄存器的每一个被设置为，在存储器时序测试模式下接收扫描测试输入作为测试向量。
9.根据权利要求8所述的扫描链，其中所述N-1个非边界寄存器中的前N-2个的每一个的输出被连接到下一非边界寄存器所对应的复用选择器的扫描输入端，所述N-1个非边界寄存器中的最后一个的输出被连接到所述输入边界寄存器所对应的复用选择器的扫描输入端。
10.根据权利要求8所述的扫描链，其中所述存储器时序测试模式信号和原有扫描链的原有扫描使能信号两者的或运算结果，被作为所述输入边界寄存器和所述N-1个非边界寄存器各自对应的复用选择器的选择控制信号。
11.根据权利要求8所述的扫描链，还包括输出边界寄存器，所述输出边界寄存器是存储器的输出引脚所连接到的第一级寄存器；并且所述输出边界寄存器被设置为锁存存储器时序测试模式下的结果。
12.根据权利要求11所述的扫描链，其中如果存在输出到输出边界寄存器的寄存器，则在所述输出到输出边界寄存器的寄存器的输出和输入之间形成有一回路，该回路通过附加的复用选择器和存储器时序测试模式信号进行控制。
13.一种构建用于存储器时序测试的扫描链的装置，包括：
边界寄存器确定模块，配置为确定存储器的输入边界寄存器，所述输入边界寄存器是存储器的输入引脚所直接连接到的第一级寄存器；
向量数目确定模块，配置为根据所述输入边界寄存器所直接连接到的存储器输入引脚的类型，确定所述输入边界寄存器所需的测试向量的数目N；
扫描链布置模块，配置为基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少N-1个连续的非边界寄存器；以及
控制设置模块，配置为设置所述输入边界寄存器以及所述N-1个非边界寄存器的每一个的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。
14.根据权利要求13所述的装置，其中所述向量数目确定模块配置为：
对于连接到存储器的地址引脚的输入边界寄存器，确定所需的测试向量的数目N为4；
对于连接到存储器的数据引脚的输入边界寄存器，确定所需的测试向量的数目N为3；
对于连接到存储器的控制引脚的输入边界寄存器，确定所需的测试向量的数目N为4。
15.根据权利要求13所述的装置，其中所述扫描链布置模块配置为：
将所述N-1个非边界寄存器中的前N-2个的每一个的输出连接到下一非边界寄存器所对应的复用选择器的扫描输入端，并将所述N-1个非边界寄存器中的最后一个的输出连接到所述输入边界寄存器所对应的复用选择器的扫描输入端。
16.根据权利要求13所述的装置，其中所述扫描链布置模块配置为：
从所述输入边界寄存器开始，沿原有扫描链向前回溯，判断其紧邻上游是否存在连续的N-1个非边界寄存器；
在判断结果为否的情况下，确定缺少的非边界寄存器的数目L，并从所述原有扫描链中选择L个非边界寄存器依次连接到所述输入边界寄存器上游。
17.根据权利要求13所述的装置，其中所述控制设置模块配置为：
将存储器时序测试模式信号和原有扫描链的原有扫描使能信号两者进行或运算后，作为与所述输入边界寄存器和所述N-1个非边界寄存器各自对应的复用选择器的选择控制信号。
18.根据权利要求13所述的装置，其中：
所述边界寄存器确定模块还配置为，确定输出边界寄存器，所述输出边界寄存器是存储器的输出引脚所连接到的第一级寄存器；
所述控制设置模块还配置为，如果存在输出到输出边界寄存器的另一寄存器，则对所述输出到所述输出边界寄存器的另一寄存器的控制信号进行设置，使所述输出边界寄存器锁存存储器时序测试模式下的结果。
19.根据权利要求18所述的装置，其中所述控制设置模块还配置为：
在所述输出到所述输出边界寄存器的另一寄存器的输出和输入之间形成一回路，并至少利用附加的复用选择器和时序测试模式信号控制该回路。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109863413B (zh) * 2016-05-20 2022-03-25 默升科技集团有限公司 Serdes应用中基于扫描的测试设计
CN106291337B (zh) * 2016-07-25 2020-01-07 瑞萨集成电路设计(北京)有限公司 一种用于扫描链测试中调整芯片模式的装置及方法
KR20180037422A (ko) * 2016-10-04 2018-04-12 삼성전자주식회사 집적 회로 및 애플리케이션 프로세서
CN107393593B (zh) * 2017-06-29 2020-09-01 记忆科技(深圳)有限公司 一种基于扫描链的芯片问题定位的方法
CN109884517B (zh) * 2019-03-21 2021-04-30 浪潮商用机器有限公司 一种待测芯片及测试系统
CN112462245B (zh) * 2019-09-09 2022-08-19 英业达科技有限公司 边界扫描互联线路的生成方法与装置
US11209483B2 (en) * 2020-02-28 2021-12-28 Micron Technology, Inc. Controller accessible test access port controls
CN111366842B (zh) * 2020-03-09 2022-04-22 广芯微电子（广州）股份有限公司 一种芯片量产测试方法
US11443823B2 (en) 2020-10-29 2022-09-13 SambaNova Systems, Inc. Method and circuit for scan dump of latch array
CN112698187B (zh) * 2020-12-08 2023-08-04 重庆百瑞互联电子技术有限公司 一种提高集成电路测试覆盖率的方法及装置
CN113484604B (zh) * 2021-07-08 2023-04-21 中国人民解放军国防科技大学 可消除测量电路影响的set脉冲测量电路及集成电路芯片
US11449404B1 (en) 2021-07-09 2022-09-20 SambaNova Systems, Inc. Built-in self-test for processor unit with combined memory and logic

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI231372B (en) * 2002-04-30 2005-04-21 Samsung Electronics Co Ltd Circuit comprising a plurality of scan chains and method for testing thereof
CN101285871A (zh) * 2008-05-09 2008-10-15 中国科学院计算技术研究所 一种扫描链诊断向量生成方法和装置及扫描链诊断方法
US7831871B2 (en) * 2003-02-13 2010-11-09 Mentor Graphics Corporation Testing embedded memories in an integrated circuit
CN102054078A (zh) * 2009-10-30 2011-05-11 新思科技(上海)有限公司 物理设计中基于双向优先选择的扫描链重构方法与装置
CN103839590A (zh) * 2014-03-18 2014-06-04 龙芯中科技术有限公司 存储器时序参数的测量装置、方法及存储器芯片

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5592493A (en) * 1994-09-13 1997-01-07 Motorola Inc. Serial scan chain architecture for a data processing system and method of operation
US20020194558A1 (en) * 2001-04-10 2002-12-19 Laung-Terng Wang Method and system to optimize test cost and disable defects for scan and BIST memories
US7313739B2 (en) * 2002-12-31 2007-12-25 Analog Devices, Inc. Method and apparatus for testing embedded cores
US7194670B2 (en) 2004-02-13 2007-03-20 International Business Machines Corp. Command multiplier for built-in-self-test
US7496809B2 (en) * 2005-06-10 2009-02-24 Stmicroelectronics Pvt. Ltd. Integrated scannable interface for testing memory
US7617425B2 (en) * 2005-06-27 2009-11-10 Logicvision, Inc. Method for at-speed testing of memory interface using scan
US7287203B1 (en) 2005-08-02 2007-10-23 Advanced Micro Devices, Inc. Testing embedded RAM blocks by employing RAM scan techniques
US7490279B1 (en) 2005-09-29 2009-02-10 National Semiconductor Corporation Test interface for random access memory (RAM) built-in self-test (BIST)
US8145958B2 (en) 2005-11-10 2012-03-27 Arm Limited Integrated circuit and method for testing memory on the integrated circuit
US7631231B2 (en) * 2006-04-19 2009-12-08 Silicon Storage Technology, Inc. Method and apparatus for testing the connectivity of a flash memory chip
US7757133B1 (en) 2007-07-05 2010-07-13 Oracle America, Inc. Built-in self-test hardware and method for generating memory tests with arbitrary address sequences
JP2010256130A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体集積回路、および半導体集積回路のテスト方法
US20130275824A1 (en) * 2012-04-12 2013-10-17 Lsi Corporation Scan-based capture and shift of interface functional signal values in conjunction with built-in self-test

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI231372B (en) * 2002-04-30 2005-04-21 Samsung Electronics Co Ltd Circuit comprising a plurality of scan chains and method for testing thereof
US7831871B2 (en) * 2003-02-13 2010-11-09 Mentor Graphics Corporation Testing embedded memories in an integrated circuit
CN101285871A (zh) * 2008-05-09 2008-10-15 中国科学院计算技术研究所 一种扫描链诊断向量生成方法和装置及扫描链诊断方法
CN102054078A (zh) * 2009-10-30 2011-05-11 新思科技(上海)有限公司 物理设计中基于双向优先选择的扫描链重构方法与装置
CN103839590A (zh) * 2014-03-18 2014-06-04 龙芯中科技术有限公司 存储器时序参数的测量装置、方法及存储器芯片

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