CN110221196A - 单固定型故障基于可测试性影响锥的测试精简方法及系统 - Google Patents

单固定型故障基于可测试性影响锥的测试精简方法及系统 Download PDF

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Abstract

本发明提供一种单固定型故障基于可测试性影响锥的测试精简方法及系统，从单固定型故障点集合中获取目标故障点f的ST故障集合，包括：获取所述单固定型故障点集合中故障点的影响锥；从单固定型故障点集合中提取故障点f1；若故障点f1与目标故障点f的可测试性影响锥不交叉时，ST←ST∪{f1}；遍历单固定型故障点集合中故障点，构成ST故障集合；获取待测电路的单固定型故障的测试集合，对测试集合进行动态和静态测试精简。本发明通过对电路结构分析和故障点可测试影响锥计算为基础，设计的故障模型测试向量精简方法，减少了向量生成时间，从而降低测试数据容量及测试时间，提高了单固定型数字集成电路测试效率。

Description

单固定型故障基于可测试性影响锥的测试精简方法及系统
技术领域
本发明电子集成电路技术领域，尤其涉及一种单固定型故障基于可测试性影响锥的测试精简方法及系统。
背景技术
数字集成电路测试的目的是为了排除存在制造缺陷的芯片，提高数字集成电路测试的故障覆盖率以及提高集成电路的测试精度和提高集成电路的测试效率，是芯片开发过程中至关重要的环节，同时也是确保芯片品质和市场竞争力的有力保证。
目前，在集成数字测试领域，主要有两种故障类型：单固定型故障和转换延迟故障，由于单固定型故障可以覆盖数字CMOS电路的70％以上的故障，从而，在目前集成电路芯片测试中，单固定型故障测试为首先必须考虑的故障类型。对单固定型故障测试进行测试精简是减少测试向量集合，从而提高集成电路检测效率的有效途径。测试精简可以分为动态测试精简以及静态测试精简，其中，动态测试精简是指在测试码产生过程中尽量将不同故障测试合并成一个相同测试的过程。静态测试精简是测试码产生过程完成后，将测试集合中多余的测试码进行删除的过程。
由于，动态测试精简及静态测试精简都是十分耗时的过程，必须求得一种均衡的动态及静态测试精简策略，实现对CPU时间开销,测试数据容量等较好的平衡。Hamzaoglu及Patel等人提出的静态测试精简策略，虽然产生的测试集合很小，但是需要占用大量CPU时间。
发明内容
本发明实施例提供一种单固定型故障基于可测试性影响锥的测试精简方法及系统，用以解决现有技术中在数字集成电路检测过程中测试向量数及测试数据繁庸，占用CPU时间长的不足。
一方面，本发明实施例提供一种单固定型故障基于可测试性影响锥的测试精简方法，包括：首先，从单固定型故障点集合中获取目标故障点f的ST 故障集合，包括：
步骤S1.1，获取所述单固定型故障点集合中所有故障点的影响锥；
步骤S1.2，从单固定型故障点集合中获取目标故障点f的ST故障集合，并设置所述ST故障集合的大小为指定数目，ST←Ф；
步骤S1.3，从所述单固定型故障点集合中提取故障点f1，所述故障点f1 与所述目标故障点f的影响锥具有最小重合度；
步骤S1.4，若所述故障点f1与所述目标故障点f的可测试性影响锥不交叉时，ST←ST∪{f1}；
步骤S1.5，重复S1.3-S1.4，遍历所述单固定型故障点集合中所有故障点，直至获取到所述指定数目的故障点，构成所述ST故障集合；生成所述目标故障点f的测试向量并在所述f测试向量的约束下获取所述ST故障集合中故障的测试向量集合；
步骤S1.6，若故障集合非空，重复执行步骤S1.2-S1.5,直至完成动态测试精简；
步骤S1.7，对经过动态精简的所述测试向量集合，进行静态测试精简，获取精简后的最终测试向量集合；
其中，上述影响锥为：待测集成电路中扫描触发器的输入端集合PPIs与所述待测集成电路输入集合PIs的最小集合；可测试性影响锥为：将所述待测集成电路中某一门设置为确定值时，所需要置为确定值的所述输入端集合 PPIs及所述输入集合PIs的最小集合。
另一方面，本发明实施例一种单固定型故障基于可测试性影响锥的测试精简系统，包括：处理模块、动态精简模块和静态精简模块，其中：处理模块包括：第一子模块、第二子模块及第三子模块；第一子模块用于：获取所述单固定型故障点集合中所有故障点的影响锥；并设置所述ST故障集合的大小为指定数目；第二子模块用于：从所述单固定型故障点集合中提取故障点 f1，所述故障点f1与所述目标故障点f的影响锥具有最小重合度；并判断当所述故障点f1与所述目标故障点f的可测试性影响锥不交叉时，ST←ST∪ {f1}；第三子模块用于：用于控制所述第一子模块和所述第二子模块循环动作，直至遍历所述故障点集合中所有故障点，当所述ST故障集合中的所述ST故障数量为设定数量时，停止执行，并输出所述ST故障集合。
动态精简模块用于：遍历所述单固定型故障点集合中所有故障点，直至获取到所述指定数目的故障点，构成所述ST故障集合；生成所述目标故障点 f的测试向量并在所述f测试向量的约束下获取所述ST故障集合中故障的测试向量集合；若故障集合非空，重复执行步骤S1.2-S1.5,直至完成动态测试精简。
静态精简模块用于：对经过动态精简的测试向量集合进行静态测试精简，获取精简后的最终测试向量集合。
本发明实施例提供的单固定型故障基于可测试性影响锥的测试精简方法及系统，通过电路结构分析和故障点可测试影响锥计算为基础，设计的故障模型测试向量精简方法，减少了向量生成时间，从而降低测试数据容量及测试时间，在保持测试精度不变的前提下，提高了单固定型数字集成电路测试效率，节省CPU的运行时间。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例单固定型数字集成电路测试精简方法流程图；
图2为本发明实施例单固定型数字集成电路测试精简方法精简示意图；
图3为本发明实施例单固定型数字集成电路测试精简方法应用于 ISCAS89，ITC99和IWLS2005电路的实验结果列表；
图4为本发明实施例单固定型数字集成电路测试精简系统的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了克服上述现有技术的不足，本发明实施例提供了一种单固定型故障基于可测试性影响锥的测试精简方法，该方法运用于数字VLSI单固定型故障测试，能够大幅减少测试向量数及总的测试数据容量，同时，有效的减少了CPU运算时间，实现测试向量的高效率精简，有效地降低数字VLSI测试时间，提高测试效率。
图1为本发明实施例单固定型数字集成电路测试精简方法流程图，如图 1及图2所示，本发明实施例提供一种单固定型故障基于可测试性影响锥的测试精简方法，该方法包括：
步骤S1.1，获取所述单固定型故障点集合中所有故障点的影响锥；
步骤S1.2，从单固定型故障点集合中获取目标故障点f的ST故障集合，并设置所述ST故障集合的大小为指定数目，ST←Ф；
步骤S1.3，从所述单固定型故障点集合中提取故障点f1，所述故障点f1 与所述目标故障点f的影响锥具有最小重合度；
步骤S1.4，若所述故障点f1与所述目标故障点f的可测试性影响锥不交叉时，ST←ST∪{f1}；
步骤S1.5，重复S1.3-S1.4，遍历所述单固定型故障点集合中所有故障点，直至获取到所述指定数目的故障点，构成所述ST故障集合；
进一步地，生成所述目标故障点f的测试向量并在所述f测试向量的约束下获取所述ST故障集合中故障的测试向量集合；
进一步地，在步骤S1.6中，若判断出单固定型故障点集合非空，重复执行步骤S1.2-S1.5，直至该单固定型故障点集合内的所有故障点均被精简至所述ST故障集合内，或被删除，从而完成动态测试精简；
进一步地，在步骤S1.7中，对经过动态精简的测试向量集合进行静态测试精简，获取精简后的最终测试集合。
其中，上述所有步骤中的影响锥为：待测集成电路中扫描触发器的输入端集合PPIs与所述待测集成电路输入集合PIs的最小集合；可测试性影响锥为：将所述待测集成电路中某一门设置为确定值时，所需要置为确定值的所述输入端集合PPIs及所述输入集合PIs的最小集合。
具体地，在步骤101中，首先，经过步骤S1.1，针对待测数字VLSI电路的所有单固定型故障点(即单固定型故障点集合中的每个故障点)，获取每一个所述故障点在待测集成电路中扫描触发器的输入端集合PPIs与所述待测集成电路输入集合PIs的最小集合，定义为故障点的影响锥，每一个故障点对应一个该故障点的影响锥。
进一步地，在步骤S1.2中，根据测试需要，设定ST故障集合的大小，即该故障集合内可包含的故障点的数目，在精简步骤启动时，设置该ST故障集合为空集。
进一步，在步骤S1.3中，从上述单固定型故障点集合中提取故障点f1，本发明实施例所提供的单固定型故障基于可测试性影响锥的测试精简方法，不对该故障点f1的选取作出具体限定，为了进一步提高精简的效率，选取的该故障点f1与目标故障点f的影响锥具有最小重合度，即所述故障点f1在待测集成电路中扫描触发器的输入端集合PPIs与所述待测集成电路输入集合 PIs的最小集合，与所述目标故障点f在待测集成电路中扫描触发器的输入端集合PPIs与所述待测集成电路输入集合PIs的最小集合之间的重合度最小。
在步骤S1.4中，判断故障点f1与目标故障点f的可测试性影响锥的交叉情况，即当故障点为f时，将待测集成电路中某一门设置为确定值时，所需要置为确定值的输入端集合PPIs及所述输入集合PIs的最小集合A，与即当故障点为f1时，将待测集成电路中该门设置为确定值时，所需要置为确定值的输入端集合PPIs及所述输入集合PIs的最小集合B，根据集合A和集合B 之间的交叉情况，判断是否将该故障点f1压缩进该ST故障集合。当故障点f1与所述目标故障点f的可测试性影响锥不交叉时，将该故障点f1压缩进该 ST故障集合。
完成上述步骤后，在步骤S1.5中，在单固定型故障点集荷中，选取下一个与目标故障点具有最小重合度的故障点，并循环执行上述步骤S1.1-步骤 S1.4，直至选取出预设数量的故障点，构成ST故障集合，并进一步地，生成目标故障点f的测试向量并在所述f测试向量的约束下获取所述ST故障集合中故障的测试向量集合。
进一步地，在步骤S1.6中，判断单固定型故障点集合内的所有故障点是否经过上述步骤S1.2-S1.5的处理，若还有为处理的故障点，重复执行步骤 S1.2-S1.5,直至单固定型故障点集合内的所有故障点经过上述步骤S1.2-S1.5 的处理，从而完成动态测试精简。
进一步地，对经过动态精简的所述测试向量集合，进行静态测试精简，获取精简后的最终测试向量集合。
其中，，在步骤S1.6中，对单固定型故障点集合内的每个故障点的测试向量测试集合进行动态测试精简，获取到动态精简后的测试向量集合；最后，对该测试向量集合进行静态精简，从而获取到静态精简后的最终测试向量集合；以完成本发明实施例的单固定型故障基于可测试性影响锥的测试精简方法。
本发明实施例提供的单固定型故障基于可测试性影响锥的测试精简方法，通过对电路结构分析和故障点可测试影响锥计算为基础，设计的故障模型测试向量精简方法，减少了向量生成时间，从而降低测试数据容量及测试时间，提高了单固定型数字集成电路测试效率。
基于上述实施例的内容，作为一种可选实施例，其中，可测试性影响锥的生成算法是指：对单帧数字集成电路进行结构分析，计算可测试性影响锥。所述可测试性影响锥是指：将电路中设置某一门为特定值，所需要置为确定值PPIs和PIs的最小集合，所述PPIs指扫描触发器对应的输出，PIs指电路中的其他输入，该算法包括但不限于：
步骤S21，以待测数字集成电路中的任一门l为起点，以门为单位扫描所述待测数字集成电路，计算RCi(PI)＝{PI},RCi(PPI)＝{PPI},i∈{0，1}；其中， RCi(l)指将l门输出置为i值，需要将扫描触发器对应的所述输入端集合PPIS 以及所述输入集合PIs置为确定值的最小集合。
进一步地，根据门l的类型和故障点类型，分别做如下计算，
若门l为AND门输出，则RC1(l)＝RC1(A)∪RC1(B)；其中，若|RC0(A)| ≤|RC0(B)|，RC0(l)＝RC0(A)；若|RC0(A)|>|RC0(B)|，RC0(l)＝RC0(B)；
若门l为OR门输出，则RC0(l)＝RC0(A)∪RC0(B)；其中，若|RC1(A)|≤ |RC1(B)|，RC1(l)＝RC1(A)；若|RC1(A)|>|RC1(B)|，RC1(l)＝RC1(B)；
若门l为NOT门的输出，则输入为A，RC1(l)＝RC0(A),RC1(l)＝RC1(A)；
若门l为扇出源，则分支为：B1,B2,…,Bk，RCi(Bj)＝RCi(Bj)，其中，所述 Bj表示扇出源的扇出分支门，j∈{1,2,…k}；
进一步地，对于若门l为多输入的AND或OR门，例如NAND、NOR、 XOR、NXOR等门时，计算按上述逻辑算法进行分解运算。
步骤S22，重复执行步骤S21，遍历所述待测数字集成电路的所有的门，直至出现PPOs或POs时终止，获取所述输入端集合PPIs与所述输入集合PIs 后构成所述故障点的可测试性影响锥；其中，所述PPOs为：扫描触发器的输出端集合；所述POs为：待测集成电路的输出端集合。
基于上述实施例的内容，作为一种可选实施例，本发明实施例通过的单固定型故障基于可测试性影响锥的测试精简方法中，所述目标故障点为：所述单固定型故障点集合中与最小影响锥相对应的故障点。
具体地，本发明实施例不对目标故障点f的选取方法作出具体限定，包括但不限于：选取单固定型故障点集合中与最小影响锥相对应的故障点。
进一步地，首先从获取的所有故障点影响锥中，相应提取单固定型故障点集合中最小影响锥对应的故障点，然后再对剩余的故障点遍历，寻找出与故障点f有最小重合的一个或者多个故障点。判断重合的方法如下：
步骤a)：计算集合中除提取故障点外，其他故障点的影响锥；
步骤b)：依据当前故障点可测试影响锥为比较基准，逐次提取其他故障点可测试影响锥，对比可测试影响锥占用的PPIs和PIs是否有重合；
步骤c)：执行步骤b)，直至集合中所有故障点可测试影响锥均与当前故障点可测试影响锥相比较一次。
基于上述实施例的内容，作为一种可选实施例，利用所述可测试性影响锥生成算法进行动态测试精简，获取目标故障的可检测度det(l/i)，包括但不限于以下步骤：
首先，对于测试向量能够检测到的所述目标故障点，基于所述故障点可测试影响锥生成算法，模拟获取目标故障需要置为确定值的输入集合RCj(l)， j∈{0,1}；
进一步地，获取将所述目标故障传输至所述待测数字集成电路的输出端时，所述待测数字集成电路的输入端需要被置为确定值所需要的最少PPI和 PI端口集合RO(l)，并计算获取所述目标故障的可检测度det(l/i)，其中：
det(l/i)＝RCj(l)∪RO(l)；
其中，RO(l)为将所述目标故障传输至所述待测数字集成电路的输出端时，所述待测数字集成电路的输入端需要被置为确定值所需要的最少PPI和 PI端口集合。
基于上述实施例的内容，作为一种可选实施例，本发明实施例提供一种计算RO(l)的方法，包括但不限于：
检测l门的类型，当所述l门为PO或PPO端口时，RO(l)←Ф；当所述l 门为非PO或PPO端口时：
若l门为AND门输出，A，B为输入，则RO(A)＝RO(l)∪RO1(B)；
若l门为OR门输出，A和B为输入，则RO(A)＝RO(l)∪RC0(B)；
若l门为NOT门输出，输入为A，则RO(A)＝RO(l)；
若l门为扇出源，扇出分支为：B1、B2、…,Bk，则RO(l)＝min{RO(B1)， RO(B2)……RO(Bk)}，所述Bj表示扇出源的扇出分支门，j∈{1，2，......k}；
重复执行上述步骤，遍历所述待测数字集成电路中的所有门，直至出现扫描触发器的输入端PPO或所述待测集成电路的输入端集合PO时终止，获取所述集合RO(l)。
进一步地，若门l为多输入的AND或OR门，例如NAND、NOR、XOR、 NXOR等门时，计算按上述逻辑算法进行分解运算。
基于上述实施例的内容，作为一种可选实施例，在获取到ST故障集合后，依据所述ST故障集合，获取待测电路的数字VLSI单固定型故障的测试集合，并对所述测试集合进行动态测试精简，其方法包括但不限于：
若所述ST故障集合为空集跳出此步骤，若所述ST故障集合为非空集，在所述ST故障集合中选择剩余的故障f1，依据可测试性影响锥生成故障点f1的det(f1)；若所述现有测试向量T满足T∩det(f1)为空，在当前测试向量T的赋值约束条件下产生故障f1的测试向量，生成新的测试向量T1；
若所述ST故障集合为空集跳出此步骤，若所述ST故障集合为非空集，在所述ST故障集合中选择故障f1，计算det(f1)与所述当前测试向量T重合的输入数量In＝det(f1)∩T，若所述输入数量In的对应端口值和所述当前测试向量T相应端口值全部相同，在当前测试向量T的取值限制下产生故障f1的测试向量，生成新的测试向量T2；
若所述ST故障集合为空集跳出此步骤，若所述ST故障集合为非空集，在所述ST故障集合中选择故障f1，计算det(f1)与所述当前测试向量T重合的输入数量In＝det(f1)∩T，若所述输入数量In的对应端口值和所述当前测试向量T相应端口值不是全部相同，在当前测试T的取值限制下产生故障f1的测试向量，生成新的测试向量T3；
遍历所述ST故障集合中的所有ST故障，完成对所述待测数字集成电路的当前测试向量T的动态精简，并获取测试向量集TT，所述测试向量集 TT＝{t1，t2，……tn}，每个所述ti附带一个故障表F(tn)。
具体地，用故障点影响锥生成算法计算过程中会出现相同门电位值逻辑冲突情况或者影响锥冲突情况，即在出现下述三种情况时，压缩进程停止，在集合ST取下一个故障点尝试压缩，即依据所述ST故障集合，获取待测电路的数字VLSI单固定型故障的测试集合，并对所述测试集合进行动态测试精简：
情况1：若ST故障集合为空集时跳出此步骤，若为非空集时，在ST故障集合中选择剩余的故障f1，依据可测试性影响锥生成故障点f1的det(f1)，若T∩det(f1)为空，在当前测试T的赋值约束条件下产生故障f1的测试向量，生成新的测试向量仍表示为T1；
情况2：若ST故障集合为空集时跳出此步骤，若为非空集时，在ST故障集合中选择故障f1，根据det(f1)与测试向量T重合输入数量In＝det(f1)∩T，若In对应端口值和测试向量T相应端口值全部相同，在当前测试T的取值限制下产生故障f1的测试向量，生成新的测试向量仍表示为T2；
情况3：若ST故障集合为空集时跳出此步骤，若为非空集时，在ST故障集合中选择故障f1，根据det(f1)与测试向量T重合输入数量In＝det(f1)∩T，若In对应端口值和测试向量T相应端口值不是全部相同，在当前测试T的取值限制下产生故障f1的测试向量，生成新的测试向量仍表示为T3；
持续这一过程直至ST故障集合中所有故障均已处理完为止。
以上所述的测试向量T定义是：在单固定型故障点集合中选取具有最小输入影响集合的故障点，标记为f，并从集合中删去该故障点，产生此故障点的测试码对标记为T。
遍历所述ST故障集合中的所有ST故障，完成对所述待测数字集成电路的当前测试向量T的动态精简，并获取测试向量集TT，所述测试向量集 TT＝{t1，t2，……tn}，每个所述ti附带一个故障表F(tn)。
上述三种情况下获取的测试向量T1、T2或者T3，所组成的测试向量集 TT，即为：依据所述ST故障集合，获取待测电路的数字VLSI单固定型故障的测试集合T，并对所述测试集合T进行动态测试精简后，所获取到的经动态精简后的测试向量。由上述精简的过程可以得出：测试向量集相较于动态测试精简前的测试向量集删除了多余测试码，有效的精简了测试向量的个数，降低集成电路芯片的测试时间，同时降低测试数据容量。
基于上述实施例的内容，作为一种可选实施例，本发明实施例提供的单固定型故障基于可测试性影响锥的测试精简方法，在完成对所述待测数字集成电路的当前测试向量T进行动态精简后，对所述待测数字集成电路进行静态测试精简，包括但不限于
将所述测试向量集TT＝{t1，t2，……tn}中的每个测试向量ti做无故障丢弃故障模拟，每个所述测试向量ti的测试故障表为F1(ti)，
获取必要测试向量集ET＝{t’1,t’2,…,t’m}，其中，若必要测试向量t’i覆盖至少一个故障，且该故障仅被所述测试向量t’i检测，则将ti置入最终测试集合FT中，并从所述测试向量集TT中删除所述测试向量t’i；
若ti检测到的故障集合满足：则将所述测试向量ti从测试集合TT中删除；若不满足，则将所述测试向量ti置入所述必要测试向量集ET中,更新所述必要测试向量集ET；
遍历所述测试向量集TT＝{t1，t2，……tn}中的每个测试向量ti，重复执行上述步骤，输出最终的测试向量集合TT’，完成对所述待测数字集成电路的静态测试精简。
本发明实施例提供的单固定型故障基于可测试性影响锥的测试精简方法，在对原测试向量集进行动态精简的基础上，继续执行静态精简，进一步地删除了多余测试码，有效的精简了测试向量的个数，降低集成电路芯片的测试时间，同时降低测试数据容量。
结合上述实施例，作为一种可选实施例，在执行完上述静态精简方法后，若删除比例达到给定比例时，改变遍历所述测试向量集TT＝{t1，t2，……tn} 中的每个测试向量ti的顺序，并重复执行上述静态测试精简的方法，直至在执行完权利要求8的精简方法后，所述删除比例小于所述给定比例；输出最终的测试向量集合TT”，完成对所述待测数字集成电路的静态测试精简；其中，所述删除比例为：从所述测试向量集TT中删除的测试向量数目与所述测试向量集TT中总测试向量数目的比例。
具体地，为了达到预定的精简度，设定给定比例，当删除比例大于给定比例时，说明精简度不满足预期的目标，此时，改变遍历所述测试向量集 TT＝{t1，t2，……tn}中的每个测试向量ti的顺序，并重复执行权利要求7的方法，直至所述删除比例小于所述给定比例时，停止静态测试精简，获取精简后的测试向量集合TT”，完成对所述待测数字集成电路的静态测试精简。
本发明实施例提供的单固定型故障基于可测试性影响锥的测试精简方法，通过调整测试向量集中的每个测试向量的顺序，并由给定的删除比例对静态测试精简进行精简度的调整，以适应不同集成电路测试精度的需求。
本发明实施例提供的单固定型故障基于可测试性影响锥的测试精简方法，有效的节省CPU时间，高效地减少测试数目，因而降低测试数据容量及降低测试时间。
图3为本发明实施例单固定型数字集成电路测试精简方法应用于 ISCAS89，ITC99和IWLS2005电路的实验结果列表，如图3所示，
基于实验平台Dell Precision Tower 7910工作站，图3中给出了将本发明实施例应用到ISCAS89，ITC99和IWLS2005电路的实验结果。
其中，circuit表示电路名称，PIs表示输入数、POs表示输出数、FFs表示触发器数目、gates表示门数、vec表示测试码数、FC表示故障覆盖率、及 CPU(s)表示CPU时间(秒)。有上述实验有效的证明了：采用本发明实施例提供的单固定型数字集成电路测试精简方法，可以有效地精简测试向量的个数，并有较短的测试向量产生时间(最大的电路leon3mp_avset含约185000触发器及173万门，测试码产生所需时间也不到4小时)。
图4为本发明实施例单固定型数字集成电路测试精简系统的结构示意图，如图4所示，本发明实施例提供一种单固定型故障基于可测试性影响锥的测试精简系统，该系统包括：处理模块301、动态精简模块302和静态精简模块303，其中：
处理模块301包括：第一子模块、第二子模块及第三子模块；其中，第一子模块用于：获取单固定型故障点集合中所有故障点的影响锥；并设置ST 故障集合的大小为指定数目；第二子模块用于：从单固定型故障点集合中提取故障点f1，该故障点f1与目标故障点f的影响锥具有最小重合度；并判断当故障点f1与目标故障点f的可测试性影响锥不交叉时，ST←ST∪{f1}；第三子模块用于：用于控制第一子模块和第二子模块循环动作，直至遍历故障点集合中所有故障点，当ST故障集合中的ST故障数量为设定数量时，停止执行，并输出ST故障集合；
动态精简模块302用于：生成目标故障点f的测试向量并在f测试向量的约束下获取ST故障集合中故障的测试向量集合；
若判断出单固定型故障点集合非空，重复执行步骤S1.2-S1.5,直至完成动态测试精简；
静态精简模块303用于：对经过动态精简的测试集合进行静态测试精简，获取精简后的最终测试集合；
其中，上述影响锥为：待测集成电路中扫描触发器的输入端集合PPIs与待测集成电路输入集合PIs的最小集合；其中，可测试性影响锥为：将待测集成电路中某一门设置为确定值时，所需要置为确定值的输入端集合PPIs及输入集合PIs的最小集合。
本发明实施例提供的单固定型故障基于可测试性影响锥的测试精简系统，通过电路结构分析和故障点可测试影响锥计算为基础，减少了向量生成时间，从而降低测试数据容量及测试时间，在保持测试精度不变的前提下，提高了单固定型数字集成电路测试效率，节省CPU的运行时间。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种单固定型故障基于可测试性影响锥的测试精简方法，其特征在于，包括：
S1.1，获取所述单固定型故障点集合中所有故障点的影响锥；
S1.2，从单固定型故障点集合中获取目标故障点f的ST故障集合，并设置所述ST故障集合的大小为指定数目，ST←Ф；
S1.3，从所述单固定型故障点集合中提取故障点f1，所述故障点f1与所述目标故障点f的影响锥具有最小重合度；
S1.4，若所述故障点f1与所述目标故障点f的可测试性影响锥不交叉时，ST←ST∪{f1}；
S1.5，重复S1.3-S1.4，遍历所述单固定型故障点集合中所有故障点，直至获取到所述指定数目的故障点，构成所述ST故障集合；
生成所述目标故障点f的测试向量并在所述f测试向量的约束下获取所述ST故障集合中故障的测试向量集合；
S1.6，若所述单固定型故障点集合非空，重复执行步骤S1.2-S1.5，直至完成动态测试精简；
S1.7，对经过动态精简的所述测试向量集合，进行静态测试精简，获取精简后的最终测试向量集合；
所述影响锥为：待测集成电路中扫描触发器的输入端集合PPIs与所述待测集成电路输入集合PIs的最小集合；
所述可测试性影响锥为：将所述待测集成电路中某一门设置为确定值时，所需要置为确定值的所述输入端集合PPIs及所述输入集合PIs的最小集合。
2.根据权利要求1所述的单固定型故障基于可测试性影响锥的测试精简方法，其特征在于，所述可测试性影响锥的生成算法，包括：
S21，以所述待测数字集成电路中的门l为起点，以门为单位扫描所述待测数字集成电路，计算RCi(PI)＝{PI},RCi(PPI)＝{PPI}，i∈{0，1}；其中，RCi(l)指将门l输出置为i值，需要将扫描触发器对应的所述输入端集合PPIS以及所述输入集合PIs置为确定值的最小集合；
若门l为AND门输出，则RC1(l)＝RC1(A)∪RC1(B)；其中，若|RC0(A)|≤|RC0(B)|，RC0(l)＝RC0(A)；若|RC0(A)|>|RC0(B)|，RC0(l)＝RC0(B)；
若门l为OR门输出，则RC0(l)＝RC0(A)∪RC0(B)；其中，若|RC1(A)|≤|RC1(B)|，RC1(l)＝RC1(A)；若|RC1(A)|>|RC1(B)|，RC1(l)＝RC1(B)；
若门l为NOT门的输出，则输入为A，RC1(l)＝RC0(A),RC1(l)＝RC1(A)；
若门l为扇出源，分支为：B1，B2，…，Bk，RCi(Bj)＝RCi(Bj)，其中，所述Bj表示扇出源的扇出分支门，j∈{1，2，…k}；
S22，重复执行步骤S21，遍历所述待测数字集成电路的所有的门，直至出现PPOs或POs时终止，获取所述输入端集合PPIs与所述输入集合PIs后构成所述故障点的可测试性影响锥；
所述PPOs为：扫描触发器的输出端集合；所述POs为：待测集成电路的输出端集合。
3.根据权利要求1所述的单固定型故障基于可测试性影响锥的测试精简方法，其特征在于，所述目标故障点为：所述单固定型故障点集合中与最小影响锥相对应的故障点。
4.根据权利要求2所述的单固定型故障基于可测试性影响锥的测试精简方法，其特征在于，利用所述可测试性影响锥生成算法进行动态测试精简，获取目标故障的可检测度det(l/i)，包括：
对于测试向量能够检测到的所述目标故障点，基于所述故障点可测试影响锥生成算法，模拟获取所述目标故障需要置为确定值的输入集合RCj(l)，j∈{0,1}；
获取将所述目标故障传输至所述待测数字集成电路的输出端时，所述待测数字集成电路的输入端需要被置为确定值所需要的最少PPI和PI端口集合RO(l)，并计算获取所述目标故障的可检测度det(l/i)：
det(l/i)＝RCj(l)∪RO(l)；
所述RO(l)为：将所述目标故障传输至所述待测数字集成电路的输出端时，所述待测数字集成电路的输入端需要被置为确定值所需要的最少PPI和PI端口集合。
5.根据权利要求4所述的单固定型故障基于可测试性影响锥的测试精简方法，其特征在于，所述RO(l)的计算方法，包括：
检测l门的类型，当所述l门为PO或PPO端口时，RO(l)←Ф；当所述l门为非PO或PPO端口时：
若l门为AND门输出，A，B为输入，则RO(A)＝RO(l)∪RO1(B)；
若l门为OR门输出，A和B为输入，则RO(A)＝RO(l)∪RC0(B)；
若l门为NOT门输出，输入为A，则RO(A)＝RO(l)；
若l门为扇出源，扇出分支为：B1、B2、…,Bk，则RO(l)＝min{RO(B1)，RO(B2)……RO(Bk)}，所述Bj表示扇出源的扇出分支门，j∈{1，2，......k}；
重复执行上述步骤，遍历所述待测数字集成电路中的所有门，直至出现扫描触发器的输入端PPO或所述待测集成电路的输入端集合PO时终止，获取所述集合RO(l)。
6.根据权利要求5所述的单固定型故障基于可测试性影响锥的测试精简方法，其特征在于，利用所述可测试性影响锥生成算法对当前测试向量T进行动态测试精简的方法，包括：
若所述ST故障集合为空集跳出此步骤，若所述ST故障集合为非空集，在所述ST故障集合中选择剩余的故障f1，依据可测试性影响锥生成故障点f1的det(f1)，若所述现有测试向量T满足T∩det(f1)为空，在当前测试向量T的赋值约束条件下产生故障f1的测试向量，生成新的测试向量T1；
若所述ST故障集合为空集跳出此步骤，若所述ST故障集合为非空集，在所述ST故障集合中选择故障f1，计算det(f1)与所述当前测试向量T重合的输入数量In＝det(f1)∩T，若所述输入数量In的对应端口值和所述当前测试向量T相应端口值全部相同，在当前测试向量T的取值限制下产生故障f1的测试向量，生成新的测试向量T2；
若所述ST故障集合为空集跳出此步骤，若所述ST故障集合为非空集，在所述ST故障集合中选择故障f1，计算det(f1)与所述当前测试向量T重合的输入数量In＝det(f1)∩T，若所述输入数量In的对应端口值和所述当前测试向量T相应端口值不是全部相同，在当前测试T的取值限制下产生故障f1的测试向量，生成新的测试向量T3；
遍历所述ST故障集合中的所有ST故障，完成对所述待测数字集成电路的当前测试向量T的动态精简，并获取测试向量集TT，所述测试向量集TT＝{t1，t2，……tn}，每个所述ti附带一个故障表F(tn)。
7.根据权利要求6所述的单固定型故障基于可测试性影响锥的测试精简方法，其特征在于，在完成对所述待测数字集成电路的当前测试向量T进行动态精简后，对所述测试向量集TT进行静态测试精简，包括：
将所述测试向量集TT＝{t1，t2，……tn}中的每个测试向量ti做无故障丢弃故障模拟，每个所述测试向量ti的测试故障表为F1(ti)，
获取必要测试向量集ET＝{t’1,t’2,…,t’m}，其中，若必要测试向量t’i覆盖至少一个故障，且该故障仅被所述测试向量t’i检测，则将ti置入最终测试集合FT中，并从所述测试向量集TT中删除所述测试向量t’i；
若ti检测到的故障集合满足：则将所述测试向量ti从测试集合TT中删除；若不满足，则将所述测试向量ti置入所述必要测试向量集ET中,更新所述必要测试向量集ET；
遍历所述测试向量集TT＝{t1，t2，……tn}中的每个测试向量ti，重复执行上述步骤，输出最终的测试向量集合TT’，完成对所述待测数字集成电路的静态测试精简。
8.根据权利要求7所述的单固定型故障基于可测试性影响锥的测试精简方法，其特征在于，在执行完权利要求7所述的精简方法后，若删除比例达到给定比例时，改变遍历所述测试向量集TT＝{t1，t2，……tn}中的每个测试向量ti的顺序，并重复执行权利要求7的方法，直至所述删除比例小于所述给定比例；
输出最终的测试向量集合TT”，完成对所述待测数字集成电路的静态测试精简；
所述删除比例为：从所述测试向量集TT中删除的测试向量数目与所述测试向量集TT中总测试向量数目的比例。
9.一种单固定型故障基于可测试性影响锥的测试精简系统，包括：处理模块、动态精简模块和静态精简模块，其中：
所述处理模块包括：第一子模块、第二子模块及第三子模块；
所述第一子模块用于：获取所述单固定型故障点集合中所有故障点的影响锥；并设置所述ST故障集合的大小为指定数目；
所述第二子模块用于：从所述单固定型故障点集合中提取故障点f1，所述故障点f1与所述目标故障点f的影响锥具有最小重合度；并判断当所述故障点f1与所述目标故障点f的可测试性影响锥不交叉时，ST←ST∪{f1}；
所述第三子模块用于：用于控制所述第一子模块和所述第二子模块循环动作，直至遍历所述故障点集合中所有故障点，当所述ST故障集合中的所述ST故障数量为设定数量时，停止执行，并输出所述ST故障集合；
所述动态精简模块用于：遍历所述单固定型故障点集合中所有故障点，直至获取到所述指定数目的故障点，构成所述ST故障集合；生成所述目标故障点f的测试向量并在所述f测试向量的约束下获取所述ST故障集合中故障的测试向量集合；若故障集合非空，重复执行步骤S1.2-S1.5,直至完成动态测试精简；
所述静态精简模块用于：对经过动态精简的测试向量集合进行静态测试精简，获取精简后的最终测试向量集合；
其中，所述影响锥为：待测集成电路中扫描触发器的输入端集合PPIs与所述待测集成电路输入集合PIs的最小集合；所述可测试性影响锥为：将所述待测集成电路中某一门设置为确定值时，所需要置为确定值的所述输入端集合PPIs及所述输入集合PIs的最小集合。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112649723A (zh) * 2019-10-11 2021-04-13 清华大学 转换延迟故障测试压缩环境下测试精简方法和装置

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838694A (en) * 1997-04-28 1998-11-17 Credence Systems Corporation Dual source data distribution system for integrated circuit tester
US6782501B2 (en) * 2001-01-23 2004-08-24 Cadence Design Systems, Inc. System for reducing test data volume in the testing of logic products
CN1654973A (zh) * 2005-03-04 2005-08-17 清华大学 采用加权扫描选通信号的基于扫描的自测试结构及方法
CN101158706A (zh) * 2007-11-16 2008-04-09 哈尔滨工业大学 一种大规模集成电路测试数据与测试功耗协同优化的方法
CN101216532A (zh) * 2008-01-16 2008-07-09 闫永志 一种时序电路中降低扫描功耗的方法
CN101221216A (zh) * 2008-01-23 2008-07-16 清华大学 路径延迟故障测试向量压缩方法及装置
CN101226228A (zh) * 2008-02-01 2008-07-23 清华大学 一种确定性自测试测试数据压缩装置及方法
CN101604001A (zh) * 2009-07-02 2009-12-16 浙江大学 一种基于测试向量相容的测试向量编码压缩方法
CN102707224A (zh) * 2012-06-04 2012-10-03 清华大学 集成电路转换延迟测试向量精简方法
CN102879731A (zh) * 2012-09-26 2013-01-16 清华大学 一种数字集成电路的测试方法
CN103267942A (zh) * 2013-02-01 2013-08-28 电子科技大学 一种模拟电路的故障检测方法
CN107544017A (zh) * 2017-07-12 2018-01-05 清华大学 基于向量压缩的低功耗加权伪随机测试方法及相关设备
CN107850641A (zh) * 2015-06-06 2018-03-27 小利兰·斯坦福大学理事会 片上系统(SoC)的系统级验证
CN109143039A (zh) * 2018-10-09 2019-01-04 清华大学 单固定型故障低功耗测试方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838694A (en) * 1997-04-28 1998-11-17 Credence Systems Corporation Dual source data distribution system for integrated circuit tester
US6782501B2 (en) * 2001-01-23 2004-08-24 Cadence Design Systems, Inc. System for reducing test data volume in the testing of logic products
CN1654973A (zh) * 2005-03-04 2005-08-17 清华大学 采用加权扫描选通信号的基于扫描的自测试结构及方法
CN101158706A (zh) * 2007-11-16 2008-04-09 哈尔滨工业大学 一种大规模集成电路测试数据与测试功耗协同优化的方法
CN101216532A (zh) * 2008-01-16 2008-07-09 闫永志 一种时序电路中降低扫描功耗的方法
CN101221216A (zh) * 2008-01-23 2008-07-16 清华大学 路径延迟故障测试向量压缩方法及装置
CN101226228A (zh) * 2008-02-01 2008-07-23 清华大学 一种确定性自测试测试数据压缩装置及方法
CN101604001A (zh) * 2009-07-02 2009-12-16 浙江大学 一种基于测试向量相容的测试向量编码压缩方法
CN102707224A (zh) * 2012-06-04 2012-10-03 清华大学 集成电路转换延迟测试向量精简方法
CN102879731A (zh) * 2012-09-26 2013-01-16 清华大学 一种数字集成电路的测试方法
CN103267942A (zh) * 2013-02-01 2013-08-28 电子科技大学 一种模拟电路的故障检测方法
CN107850641A (zh) * 2015-06-06 2018-03-27 小利兰·斯坦福大学理事会 片上系统(SoC)的系统级验证
CN107544017A (zh) * 2017-07-12 2018-01-05 清华大学 基于向量压缩的低功耗加权伪随机测试方法及相关设备
CN109143039A (zh) * 2018-10-09 2019-01-04 清华大学 单固定型故障低功耗测试方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
李中华: "基于有界延迟模型的延迟测试算法研究", 《中国优秀硕士学位论文全文数据库信息科技辑》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112649723A (zh) * 2019-10-11 2021-04-13 清华大学 转换延迟故障测试压缩环境下测试精简方法和装置
CN112649723B (zh) * 2019-10-11 2021-11-12 清华大学 转换延迟故障测试压缩环境下测试精简方法和装置

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