CN101221216A - 路径延迟故障测试向量压缩方法及装置 - Google Patents

路径延迟故障测试向量压缩方法及装置 Download PDF

Info

Publication number
CN101221216A
CN101221216A CNA2008100566767A CN200810056676A CN101221216A CN 101221216 A CN101221216 A CN 101221216A CN A2008100566767 A CNA2008100566767 A CN A2008100566767A CN 200810056676 A CN200810056676 A CN 200810056676A CN 101221216 A CN101221216 A CN 101221216A
Authority
CN
China
Prior art keywords
fault
test vector
path delay
path
collection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008100566767A
Other languages
English (en)
Other versions
CN100582804C (zh
Inventor
向东
李开伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tsinghua University
Original Assignee
Tsinghua University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tsinghua University filed Critical Tsinghua University
Priority to CN200810056676A priority Critical patent/CN100582804C/zh
Publication of CN101221216A publication Critical patent/CN101221216A/zh
Application granted granted Critical
Publication of CN100582804C publication Critical patent/CN100582804C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本发明实施例公开了一种路径延迟故障测试向量压缩方法及装置，采用路径延迟故障测试向量生成等效电路，根据故障激活和传播条件，将路径延迟故障等效为无扇出电路中的单固定型故障。根据电路拓扑结构，将电路划分为输入相关区域和输出相关区域并分别进行测试向量的动态压缩，采用基于扇出数的多目标路径延迟故障测试向量生成技术，在路径延迟故障测试向量生成过程中进行测试向量集合的动态压缩，得到高压缩比的路径延迟故障压缩测试向量集。本发明实施例提供的方法，在保证故障覆盖率为100％的基础上，可以在较短时间内获得很高的测试向量压缩比，为芯片测试提供了可靠的路径延迟故障测试方法。

Description

路径延迟故障测试向量压缩方法及装置
技术领域
本发明涉及集成电路路径延迟故障测试技术领域，尤其涉及路径延迟故障测试向量压缩方法及装置。
背景技术
在集成电路芯片封装以后，需要对芯片质量进行检测。由于芯片封装以后对芯片的内部电路无法直接访问，因此，一般的对芯片的测试采用的方法为：在芯片的输入端置入测试向量，并在芯片输出端收集测试响应。将实际所得测试响应与无故障电路所应得的测试响应进行比较，从而判断芯片电路有无故障。测试向量是指通过芯片输入端置入内部电路的一组逻辑值。
为研究问题的需要，通常需要将实际芯片中的物理缺陷抽象为逻辑故障模型。常用的故障模型有单固定型故障和路径延迟故障。单固定型故障所描述的物理缺陷是：电路中某一条信号线的输出值固定为逻辑1或0，分别记为s-a-1和s-a-0。路径延迟故障所描述的物理缺陷是：电路输入端信号值的跳变沿某条路径进行传播，该路径的延迟超过了给定限制。
故障激活是指通过置入测试向量使得故障所在的信号线处产生与故障值相反的逻辑值。例如，如图1所示，信号线d处有故障s-a-0，即d信号线处故障值为逻辑0，其相反的逻辑值为1，因此，需要在输入端a和b置入测试向量“11”。如果置入的测试向量使得故障所在的信号线处产生与故障值相同的逻辑值，例如图1中在输入端a和b置入测试向量“00”，则无法区分d信号线处的逻辑值0是由故障s-a-0产生还是由测试向量“00”产生，从而无法检测到d处是否存在故障s-a-0。
故障传播是指将激活后的故障效应传播到电路的输出端。例如，图1所示电路，信号线d处有故障s-a-0，如果输入端c处置入测试向量“1”，则或门OR2的输出为逻辑1，无论d处的故障是否被激活，输出端e处的逻辑值均为1，从而无法检测到d处是否存在故障s-a-0。因此故障传播要求在输入端c置入测试向量“0”，这样故障效应才能传播到输出端e。
在电路结构中，门的输出信号线的值与时钟信号无关，这样的门称为组合门，组合门的类型包括非门、与门、或门、与非门、或非门、异或门、异或非门等。组合门的输出信号线是该组合门的输入信号线的组合后继。组合后继的关系可以迭代。例如，图1中，d是a的组合后继，e是d的组合后继，而e也是a的组合后继。e是a的组合后继，e也是c的组合后继，则a和c有共同组合后继e。
通常，测试向量中可以含有确定位和不确定位，例如，测试向量“10xxxx”中的“1”和“0”表示确定位，“x”表示不确定位。若两个测试向量的确定位不发生冲突，则可将两个测试向量压缩为一个。例如，测试向量“10xxxx”和“1xxx01”可压缩为一个测试向量“10xx01”；而测试向量“10xxxx”和“0xxx01”由于第一位发生冲突，不能进行压缩。
现有技术中的路径延迟故障的测试向量压缩方法，压缩比例低，压缩时间长，因而无法满足快速准确进行芯片质量检测的需要。
发明内容
本发明实施例提供路径延迟故障测试向量压缩方法及装置，用以在较短的时间内获得很高的测试向量压缩比，解决现有技术路径延迟故障的测试向量压缩过程中存在的压缩比例低、压缩时间长的问题。
一种路径延迟故障测试向量的压缩方法，该方法包括：
A、输入测试电路中各路径的可测路径延迟故障构成的故障集以及测试电路的电路拓扑结构，对所述测试电路的每个原始输入分别计算输入相关区域；所述输入相关区域为与所述原始输入具有共同组合后继的所有原始输入；
B、当所述原始输入的输入相关区域互不重叠时，将与所述原始输入相关路径的路径延迟故障对应的测试向量进行压缩，得到第一压缩测试向量集；对所述第一压缩测试向量集中各测试向量分别进行故障模拟，将故障模拟过程中测试出的路径延迟故障从所述故障集中删除；
C、将所述故障集中剩余的路径延迟故障对应的测试向量进行压缩，得到第二压缩测试向量集；
D、将所述第一压缩测试向量集和第二压缩测试向量集合并为压缩测试向量集。
较佳地，所述步骤B包括：
B1、对所述故障集中的所有路径延迟故障按其对应的路径的起始点是否相同分类，将具有同一起始点的所有路径对应的路径延迟故障归入对应的子集；
B2、置所述测试电路原始输入的逻辑值为非确定值；
B3、对于每一个所述子集，当子集非空且当前输入相关区域中所有的原始输入的逻辑值均为非确定值，则从该子集中随机选出某个路径延迟故障，将该路径延迟故障对应的测试向量存入所述第一压缩测试向量集中，并根据所述测试向量更新原始输入的逻辑值；
B4、用所述测试向量进行故障模拟，将故障模拟过程中测试出的路径延迟故障从所述故障集中删除。
较佳地，所述步骤C包括：
C1、从所述故障集中选择设定数量的路径延迟故障的对应路径；
C2、将选择出的路径放入当前目标集，根据故障激活和传播条件设置当前目标集中所有路径的信号线逻辑值及旁路输入信号线逻辑值，若同一条信号线的逻辑值相同，则执行步骤C3；否则，执行步骤C4；
C3、根据信号线的赋值要求逐步反向求值到所述测试电路的原始输入，若反向求值成功，则将所述反向求值结果作为测试向量保存到所述第二压缩测试向量集，并返回执行步骤C1；否则，执行步骤C4；
C4、判断所述故障集是否为空，若是，将选出的路径对应路径延迟故障分别进行测试向量生成，并保存到所述第二压缩测试向量集；否则，将选出的路径对应路径延迟故障放回所述故障集，并返回执行步骤C1。
一种路径延迟故障测试向量的压缩方法，该方法包括：
a、输入测试电路中各路径的可测路径延迟故障构成的故障集以及测试电路的电路拓扑结构，对所述测试电路的每个原始输入分别计算输出相关区域；所述输出相关区域包括能够到达对应的原始输出的所有原始输入；
b、当所述原始输出的输出相关区域互不重叠时，将与所述原始输出相关路径的路径延迟故障对应的测试向量进行压缩，得到第一压缩测试向量集；对所述第一压缩测试向量集中各测试向量分别进行故障模拟，将故障模拟过程中测试出的路径延迟故障从所述故障集中删除；
c、将所述故障集中剩余的路径延迟故障对应的测试向量进行压缩，得到第二压缩测试向量集；
d、将所述第一压缩测试向量集和第二压缩测试向量集合并为压缩测试向量集。
较佳地，所述步骤b包括：
b1、对所述故障集中的所有路径延迟故障按其对应的路径的终止点是否相同分类，将具有同一终止点的所有路径对应的路径延迟故障归入对应的子集；
b2、置所述测试电路原始输入的逻辑值为非确定值；
b3、对于每一个所述子集，当子集非空且当前输出相关区域中所有的原始输入的逻辑值均为非确定值，则从该子集中随机选出某个路径延迟故障，将该路径延迟故障对应的测试向量存入所述第一压缩测试向量集中，并根据所述测试向量更新原始输入的逻辑值；
b4、用所述测试向量进行故障模拟，将故障模拟过程中测试出的路径延迟故障从所述故障集中删除。
较佳地，所述步骤c包括：
c1、从所述故障集中选择设定数量的路径延迟故障的对应路径；
c2、将选择出的路径放入当前目标集，根据故障激活和传播条件设置当前目标集中所有路径的信号线逻辑值及旁路输入信号线逻辑值，若同一条信号线的逻辑值相同，则执行步骤c3；否则，执行步骤c4；
c3、根据信号线的赋值要求逐步反向求值到所述测试电路的原始输入，若反向求值成功，则将所述反向求值结果作为测试向量保存到所述第二压缩测试向量集，并返回执行步骤c1；否则，执行步骤c4；
c4、判断所述故障集是否为空，若是，将选出的路径对应路径延迟故障分别进行测试向量生成，并保存到所述第二压缩测试向量集；否则，将选出的路径对应路径延迟故障放回所述故障集，并返回执行步骤c1。
一种路径延迟故障测试向量的压缩装置，该装置包括故障输入单元、第一压缩单元、第二压缩单元和测试向量存储单元，其中，
所述故障输入单元，用于输入测试电路中各路径的可测路径延迟故障构成的故障集以及测试电路的电路拓扑结构，对所述测试电路的每个原始输入/原始输出分别计算输入相关区域/输出相关区域；
所述第一压缩单元，用于当所述原始输入/原始输出的输入相关区域/输出相关区域互不重叠时，将与所述原始输入/原始输出相关路径的路径延迟故障对应的测试向量进行压缩，并发送给所述测试向量存储单元；根据压缩后的测试向量分别进行故障模拟，将故障模拟得到的路径延迟故障从所述故障集中删除；
所述第二压缩单元，用于将所述故障集中剩余的路径延迟故障对应的测试向量进行压缩，并发送给所述测试向量存储单元；
所述测试向量存储单元，用于接收并存储所述第一压缩单元和第二压缩单元发送的测试向量。
较佳地，所述第一压缩单元包括分类子单元、初始化子单元、压缩子单元和更新子单元，其中，
所述分类子单元，用于对所述故障集中的所有路径延迟故障按其对应的路径起始点/终止点是否相同分类，将具有同一起始点/终止点的所有路径对应路径延迟故障归入对应的子集；
所述初始化子单元，用于置所述测试电路原始输入的逻辑值为非确定值；
所述压缩子单元，用于对每一个所述子集，当子集非空且当前输入相关区域/输出相关区域中所有的原始输入的逻辑值均为非确定值，则从该子集中随机选出某个路径延迟故障，记录该路径延迟故障对应的测试向量并发送给所述更新子单元；根据所述测试向量更新原始输入的逻辑值；
所述更新子单元，用于根据接收的测试向量进行故障模拟，将故障模拟过程中测试出的路径延迟故障从所述故障集中删除。
较佳地，所述第二压缩单元包括比较子单元、反向求值子单元、测试向量生成子单元和测试向量存储子单元，其中，
所述比较子单元，用于从所述故障集中选择设定数量的路径延迟故障的对应路径，将选择出的路径放入当前目标集，根据故障激活和传播条件设置当前目标集中所有路径的信号线逻辑值及旁路输入信号线逻辑值，若同一条信号线的逻辑值相同，则通知所述反向求值子单元；否则，通知所述测试向量生成子单元；
所述反向求值子单元，用于将信号线的赋值要求逐步反向求值到所述测试电路的原始输入，若反向求值成功，则将当前所得测试向量发送给所述测试向量存储子单元；否则，通知所述测试向量生成子单元；
所述测试向量生成子单元，用于判断所述故障集是否为空，若是，将选出的路径对应路径延迟故障分别进行测试向量生成，则将当前所得测试向量发送给所述测试向量存储子单元；否则，将选出的路径对应路径延迟故障放回所述故障集；
所述测试向量存储子单元，用于接收并存储所述反向求值子单元和测试向量生成子单元发送的测试向量。
本发明实施例采用路径延迟故障测试向量生成等效电路，根据故障激活和传播条件，将路径延迟故障等效为无扇出电路中的单固定型故障。根据电路拓扑结构，将电路划分为输入相关区域或输出相关区域并分别进行测试向量的动态压缩，采用基于扇出数的多目标路径延迟故障测试向量生成技术，在路径延迟故障测试向量生成过程中进行测试向量集合的动态压缩，得到高压缩比的路径延迟故障压缩测试向量集。本发明实施例提供的方法，在保证测试向量的故障覆盖率为100％的基础上，可以在较短时间内获得很高的测试向量压缩比，为芯片测试提供了可靠的路径延迟故障测试方法。
附图说明
图1为现有技术中电路结构中的组合后继示意图；
图2(a)～图2(b)为本发明实施例基于输入相关区域动态压缩示意图；
图3(a)～图3(b)为本发明实施例基于输出相关区域动态压缩示意图；
图4为本发明实施例提供的路径延迟故障测试向量生成等效电路示意图；
图5为本发明实施例1的主要实现原理流程图；
图6为本发明实施例1中根据输入相关区域进行测试向量动态压缩的主要原理流程图；
图7为本发明实施例1中基于扇出电路的多目标测试向量生成的主要原理流程图；
图8为本发明实施例2的主要原理流程图；
图9为本发明实施例2中根据输出相关区域进行测试向量动态压缩的主要原理流程图；
图10为本发明实施例3提供的路径延迟故障测试向量压缩装置结构示意图；
图11为本发明实施例3中的第一压缩单元结构示意图；
图12为本发明实施例3中的第二压缩单元结构示意图。
具体实施方式
本发明采用路径延迟故障测试向量生成等效电路，根据故障激活和传播条件，将路径延迟故障等效为无扇出电路中的单固定型故障。根据电路拓扑结构，将电路划分为输入相关区域或输出相关区域，采用基于扇出数的多目标路径延迟故障测试向量生成技术，在路径延迟故障测试向量生成过程中进行测试向量集合的动态压缩。
本发明实施例中的输入相关区域，是指与对应的原始输入具有共同组合后继的所有原始输入。设路径p的起始点为原始输入a，与a具有共同组合后继的原始输入构成了路径p的输入相关区域。如图2(a)与图2(b)所示，两条路径的输入相关区域不重叠，则两条路径对应的测试向量可进行压缩。
本发明实施例所指的输出相关区域，是指能够到达相应原始输出的所有原始输入。设路径p的终止点为原始输出b，能到达b的原始输入构成了路径p的输出相关区域。如图3(a)与图3(b)所示，两条路径的输出相关区域不重叠，则两条路径对应的测试向量可进行压缩。
本发明实施例所指的路径延迟故障通常发生在一个路径之上，路径是指电路中以原始输入或触发器为起始点，原始输出或触发器为终止点的一段电路，包括这段电路中的逻辑门器件以及相关的信号线等。
如图4所示，图中实线框内为原电路，虚线框内为新引入的目标路径所构成的无扇出电路，由于路径a’e’与路径ae故障激活与传播的条件相同，并且无扇出电路中的路径延迟故障与输入端的单固定型故障等效，因此，路径ae的延迟故障与a’处的单固定型故障等效。
下面结合各个附图对本发明实施例技术方案的主要实现原理、具体实施方式及其对应能够达到的有益效果进行详细的阐述。
如图5所示，本发明实施例1的主要实现原理流程如下：
步骤11，输入测试电路中各路径的可测路径延迟故障构成的故障集F以及测试电路的电路拓扑结构，对测试电路的每个原始输入PIi分别计算输入相关区域I_CONE(PIi)。
这里，对电路的路径延迟故障的测试可以通过计算机完成，因此，可以将所有可测的路径延迟故障构成的故障集F以及测试电路的电路拓扑结构输入计算机。电路拓扑结构可以是一个计算机可识别的电路结构文件。
对每个原始输入PIi计算输入相关区域I_CONE(PIi)的具体计算方法为：
I_CONE(PIi)＝驱动原始输入PIi在电路中的所有后继门的所有原始输入；
也就是说，原始输入PIi的输入相关区域I_CONE(PIi)是指与其具有共同组合后继的所有原始输入。这里需要分别为每个原始输入PIi计算对应的输入相关区域I_CONE(PIi)。
故障集F中包含了所有在被测电路中可能存在并可以被测试出来的路径延迟故障。由于路径延迟故障一定存在于某个路径上，因而每个路径延迟故障对应一个相应的路径。根据故障激活与故障传播的条件和原理，可以得到集合F中每个路径延迟故障对应的原始输入PIi的逻辑值，也就是可以得到该路径延迟故障对应的测试向量。
步骤12，当原始输入PIi的输入相关区域I_CONE(PIi)互不重叠时，将与原始输入PIi相关路径的路径延迟故障对应的测试向量进行压缩；根据压缩后的测试向量分别进行故障模拟，将故障模拟过程中测试出的路径延迟故障从故障集F中删除。
设路径p的起始点为原始输入a，与a具有共同组合后继的原始输入构成了路径p的输入相关区域。对某个测试向量而言，若路径p的输入相关区域在此测试向量下的值全部为非确定值，则对路径p作路径延迟故障测试向量生成后，所得到的测试向量可与此测试向量进行压缩。
在根据输入相关区域对测试向量进行动态压缩后，保留压缩后的测试向量，并根据压缩后的测试向量进行故障模拟，也就是根据压缩后的测试向量确定出可以被这些测试向量测试出的路径延迟故障，并将这些路径延迟故障从故障集F中删除。
步骤13，将故障集F中剩余的路径延迟故障对应的测试向量进行压缩。
本实施例中，将故障集F中剩余的路径延迟故障对应的测试向量进行压缩的方法可以为：将故障集F中剩余的路径延迟故障对应的测试向量一一进行比对，将可以压缩的测试向量进行压缩，直到剩余的测试向量均不能压缩为止；或者，根据故障激活和故障传播条件，判断故障对应的路径的信号线逻辑值和旁路输入信号线逻辑值是否相同，如果是，反向求值到对应的原始输入PIi，从而得到相应的路径延迟故障共同的测试向量，达到压缩测试向量的目的。
特别的，由于多个测试向量可以测到同一个故障，设测试向量集T(t1，t2，...，tn)可以测到故障f，设测试向量集T’(t’1，t’2，..，t’m)可以测到故障f’。采用单目标路径故障路径延迟故障测试向量生成所得到的向量t1，t’1可能无法压缩；而多目标路径故障的路径延迟故障测试向量生成则可以尝试T与T’中向量的所有组合情况，从而更好地进行测试向量集合的压缩。
步骤14，将上述步骤12中得到测试向量和步骤13中得到的测试向量合并，得到压缩测试向量集。
较佳地，如图6所示，上述实施例中的步骤12，具体包括：
步骤121，对路径延迟故障集合F中的所有路径延迟故障对应的路径，按照起始点是否相同分类，将具有同一起始点原始输入PIi的所有路径延迟故障对应的路径归入对应的子集合SUB(PIi)；
步骤122，置电路原始输入的逻辑值为非确定值；
步骤123，对于i从1到n_PI(原始输入的个数)，若该子集合SUB(PIi)非空且输入相关区域I_CONE(PIi)中所有原始输入PIi的逻辑值均为非确定值，则从该子集合SUB(PIi)中随机选出某个路径延迟故障，进行路径延迟故障测试向量生成，并据此更新电路原始输入PIi的逻辑值；
步骤124，用所得测试向量进行故障模拟，将故障模拟得到的路径延迟故障从故障集F中删除，更新路径延迟故障集合F。
较佳地，如图7所示，上述实施例中的步骤13，具体包括：
步骤131，从路径延迟故障集合F中选择一定数量的路径延迟故障对应路径；
这里，选取路径延迟故障的数量可以预先设定，可以选取集合F中所有的路径延迟故障对应路径，也可以选取集合F中的部分路径延迟故障对应路径。
步骤132，将选择出的路径放入当前目标集合C，根据故障激活和传播条件设置当前目标集合C中所有路径的信号线逻辑值及旁路输入信号线逻辑值，若同一个信号线的逻辑值相同，则执行步骤133；否则，执行步骤134；
步骤133，将信号线的赋值要求反向求值(根据门的输出值求其输入值)到电路的原始输入PIi，若反向求值成功，则保存当前所得测试向量，并返回执行步骤131；否则，执行步骤134；
步骤134，判断故障集F是否为空，若是，将选出的路径对应路径延迟故障分别进行测试向量生成，将所得测试向量与步骤133中所得测试向量合并存储；否则，将选出的路径放回路径延迟故障集合F，并返回执行步骤131。
如此循环，直到路径延迟故障集合F中所有故障对应路径均已经无法进行测试向量压缩，此时，存储的测试向量即为路径延迟故障的压缩后的测试向量。
本实施例所提供的方法，通过计算每个原始输入PIi的输入相关区域I_CONE(PIi)，并根据输入相关区域I_CONE(PIi)将电路中可测试的路径延迟故障对应的测试向量进行动态压缩，而后，采用基于扇出数的多目标路径延迟故障测试向量生成技术完成对剩余的路径延迟故障对应的测试向量生成与压缩。
相应的，本发明实施例2提供一种路径延迟故障测试向量压缩方法，如图8所示，具体如下：
步骤21，输入测试电路中各路径的可测路径延迟故障构成的故障集F以及测试电路的电路拓扑结构，对测试电路的每个原始输出POi分别计算输出相关区域O_CONE(POi)。
这里，对电路的路径延迟故障的测试可以通过计算机完成，因此，可以将所有可测的路径延迟故障构成的故障集F以及测试电路的电路拓扑结构输入计算机。电路拓扑结构可以是一个计算机可识别的电路结构文件。
对每个原始输出POi计算输出相关区域O_CONE(POi)的具体计算方法为：
O_CONE(POi)＝原始输出POi在电路中所有前继门可达所有原始输出；
也就是说，原始输出POi的输出相关区域O_CONE(POi)是指与其具有共同组合后继的所有原始输入。这里需要分别为每个原始输出POi计算对应的输出相关区域O_CONE(POi)。
故障集F中包含了所有在被测电路中可能存在并可以被测试出来的路径延迟故障。由于路径延迟故障一定存在于某个路径上，因而每个路径延迟故障对应一个相应的路径。根据故障激活与故障传播的条件和原理，可以得到集合F中每个路径延迟故障对应的原始输入PIi的逻辑值，也就是可以得到该路径延迟故障对应的测试向量。
步骤22，当原始输出POi的输出相关区域O_CONE(POi)互不重叠时，将与该原始输出POi相关路径的路径延迟故障对应的测试向量进行压缩；根据压缩后的测试向量进行故障模拟，将故障模拟过程中测试的路径延迟故障从故障集F中删除。
设路径p的终止点为原始输出b，能到达b的原始输入构成了路径p的输出相关区域。对某个测试向量而言，若路径p的输出相关区域在此测试向量下的值全部为非确定值，则对路径p作路径延迟故障测试向量生成后，所得到的测试向量可与此测试向量进行压缩。
在根据输出相关区域对测试向量进行动态压缩后，保留压缩后的测试向量，并根据压缩后的测试向量进行故障模拟，也就是根据压缩后的测试向量确定出可以被这些测试向量测试出的路径延迟故障，并将这些路径延迟故障从故障集F中删除。
步骤23，将故障集F中剩余的路径延迟故障对应的测试向量进行压缩。
本实施例中，将故障集F中剩余的路径延迟故障对应的测试向量进行压缩的方法可以为：将故障集F中剩余的路径延迟故障对应的测试向量一一进行比对，将可以压缩的测试向量进行压缩，直到剩余的测试向量均不能压缩为止；或者，根据故障激活和故障传播条件，判断故障对应的路径的信号线逻辑值和旁路输入信号线逻辑值是否相同，如果是，反向求值到对应的原始输入PIi，从而得到相应的路径延迟故障共同的测试向量，达到压缩测试向量的目的。
特别的，由于多个测试向量可以测到同一个故障，设测试向量集T(t1，t2，...，tn)可以测到故障f，设测试向量集T’(t’1，t’2，...，t’m)可以测到故障f’。采用单目标路径故障路径延迟故障测试向量生成所得到的向量t1，t’1可能无法压缩；而多目标路径故障的路径延迟故障测试向量生成则可以尝试T与T’中向量的所有组合情况，从而更好地进行测试向量集合的压缩。
步骤24，将上述步骤22中得到测试向量和步骤23中得到的测试向量合并，得到压缩测试向量集。
较佳地，如图9所示，上述实施例2中的步骤22，具体包括：
步骤221，对路径延迟故障集合F中的所有路径延迟故障对应的路径，按照终止点是否相同分类，将具有同一终止点原始输出POi的所有路径延迟故障对应的路径归入对应的子集合SUB(POi)；
步骤222，置电路原始输入的逻辑值为非确定值；
步骤223，对于i从1到n_PO(原始输入的个数)，若该子集合SUB(POi)非空且输出相关区域O_CONE(POi)中所有原始输出POi的逻辑值均为非确定值，则从该子集合SUB(POi)中随机选出某个路径延迟故障，进行路径延迟故障测试向量生成，并据此更新电路原始输入PIi的逻辑值；
步骤224，用所得测试向量进行故障模拟，将故障模拟得到的路径延迟故障从故障集F中删除，更新路径延迟故障集合F。
特别的，上述实施例2中步骤23的具体实现方式与本发明实施例1中步骤13的具体实施方式相同，此处不再赘述。
本实施例所提供的方法，通过计算每个原始输出POi的输出相关区域O_CONE(POi)，并根据输出相关区域O_CONE(POi)将电路中可测试的路径延迟故障对应的测试向量进行动态压缩，而后，采用基于扇出数的多目标路径延迟故障测试向量生成技术完成对剩余的路径延迟故障对应的测试向量生成与压缩。
相应的，本发明实施例3还提供一种路径延迟故障测试向量压缩装置，如图10所示，该装置包括故障输入单元31、第一压缩单元32、第二压缩单元33和测试向量存储单元34，具体如下：
故障输入单元31，用于输入测试电路中各路径的可测路径延迟故障构成的故障集以及测试电路的电路拓扑结构，对测试电路的每个原始输入/原始输出分别计算输入相关区域/输出相关区域；
特别的，这里只需要分别为测试电路的每个原始输入计算对应的输入相关区域，或分别为测试电路的每个原始输出计算对应的输出相关区域，不需要同时计算输入相关区域和输出相关区域。
第一压缩单元32，用于当所述原始输入/原始输出的输入相关区域/输出相关区域互不重叠时，将与所述原始输入/原始输出相关路径的路径延迟故障对应的测试向量进行压缩，并发送给测试向量存储单元34；根据压缩后的测试向量分别进行故障模拟，将故障模拟得到的路径延迟故障从故障集中删除；
第二压缩单元33，用于将故障集中剩余的路径延迟故障对应的测试向量进行压缩，并发送给测试向量存储单元34；
测试向量存储单元34，用于接收并所述第一压缩单元32和第二压缩单元33发送的测试向量。
这里得到的测试向量即为压缩后的测试向量，可以在保证故障覆盖率为100％的基础上，可以在较短时间内获得很高的测试向量压缩比。
较佳地，如图11所示，上述实施例3中的第一压缩单元32具体包括分类子单元321、初始化子单元322、压缩子单元323和更新子单元324，具体如下：
分类子单元321，用于对故障集中的所有路径延迟故障对应的路径按照起始点/终止点是否相同分类，将具有同一起始点/终止点的所有路径延迟故障对应路径归入对应的子集；
特别的，这里可以分别对故障集中的所有路径延迟故障对应的路径按照起始点是否相同分类，或者对故障集中的所有路径延迟故障对应的路径按照终止点是否相同分类。
初始化子单元322，用于置电路原始输入的逻辑值为非确定值；
压缩子单元323，用于对每一个具有同一起始点/终止点的路径延迟故障对应的路径，如果对应的子集非空且输入相关区域/输出相关区域中所有的原始输入的逻辑值均为非确定值，则从该子集中随机选出某个路径延迟故障，记录该路径延迟故障对应的测试向量并发送给更新子单元324，根据测试向量更新原始输入的逻辑值；
更新子单元324，用于根据接收的测试向量进行故障模拟，将故障模拟得到的路径延迟故障从故障集中删除。
较佳地，如图12所示，上述实施例3中的第二压缩单元33具体包括比较子单元331、反向求值子单元332、测试向量生成子单元333和测试向量存储子单元334，具体如下：
比较子单元331，用于从故障集中选择设定数量的路径延迟故障对应路径，将选择出的路径放入当前目标集，根据故障激活和传播条件设置当前目标集中所有路径的信号线逻辑值及旁路输入信号线逻辑值，若同一个信号线的逻辑值相同，则通知反向求值子单元332；否则，通知测试向量生成子单元333；
反向求值子单元332，用于将信号线的赋值要求逐步反向求值到电路的原始输入，若反向求值成功，则将当前所得测试向量发送给测试向量存储子单元334；否则，通知测试向量生成子单元333；
测试向量生成子单元333，用于判断故障集是否为空，若是，将选出的路径对应路径延迟故障分别进行测试向量生成，则将当前所得测试向量发送给测试向量存储子单元334；否则，将选出的路径对应路径延迟故障放回故障集；
测试向量存储子单元334，用于接收并存储反向求值子单元332和测试向量生成子单元333发送的测试向量。
本发明实施例提供的装置，在保证测试向量的故障覆盖率为100％的基础上，可以在较短时间内获得很高的测试向量压缩比，为芯片测试提供了可靠的路径延迟故障测试方法。
表1是将本发明应用到标准的ISCAS89电路进行测试向量压缩的实验结果表，实验平台为SUN BLADE2000工作站。表1中，circuit为电路名称，#path为路径延迟故障数，FC表示故障覆盖率，#vec表示测试向量数，ratio表示测试向量压缩比，ratio是故障数与向量数的比值，Time表示路径延迟故障测试向量生成所用时间。
表1
circuit  Non-robustly testable  Robustly testable
 #path  FC(％)  #vec  ratio  Time(s)  #path  FC(％)  #vec  ratio  Time(s)
 s298  364  100  30  12.13  0.334  343  100  62  5.53  0.551
 s344  654  100  44  14.86  1.317  611  100  95  6.43  2.334
 s349  656  100  44  14.91  1.3  611  100  95  6.43  2.35
 s382  734  100  60  12.23  1.634  667  100  103  6.48  2.401
 s386  414  100  68  6.09  0.934  413  100  120  3.44  1.617
 s400  753  100  60  12.55  1.75  663  100  102  6.5  2.417
 s420  738  100  184  4.01  4.401  738  100  244  3.02  6.267
 s444  813  100  60  13.55  2.284  586  100  105  5.58  2.051
 s510  738  100  68  10.85  1.884  729  100  219  3.33  5.15
 s526  720  100  81  8.89  1.601  694  100  127  5.46  2.617
 s641  2270  100  117  19.4  36.217  1979  100  183  10.81  34.5
 s713  4922  100  118  41.71  232.817  1184  100  92  12.87  14.033
 s820  984  100  100  9.84  6.067  980  100  249  3.94  12.367
 s832  996  100  102  9.76  6.5  984  100  255  3.86  12.85
 s838  2018  100  595  3.39  63.783  2018  100  681  2.96  80.1
 s953  2312  100  201  11.5  25.784  2302  100  399  5.77  50.3
 s1196  3759  100  314  11.97  82.449  3581  100  552  6.49  137.216
 s1238  3684  100  305  12.08  79.384  3589  100  522  6.88  131.216
  s1488   1916   100   127   15.09   30.317   1875   100   395   4.75   65.55
  s1494   1927   100   129   14.94   22.583   1882   100   391   4.81   66.584
  s13207   476145   100   2439   195.22   7107.82   27603   100   2727   10.12   19811.2
  s15850   -   -   -   -   -   182673   100   7557   24.17   41207.6
  s35932   58657   100   69   850.1   1130.32   21783   100   278   78.36   16463.3
  s38417   1138194   100   18878   60.29   79661.2   598062   100   32348   18.49   225335
  s38584   334922   100   3842   87.17   6351.47   92239   100   3484   26.48   23114.7
为了进一步说明本发明可以达到的有益效果，如表2所示，为本发明所提供的测试向量压缩方法与两种现有技术的测试向量压缩方法压缩测试效果的对比结果，其中，circuit为电路名称，path为路径延迟故障数，vec表示测试向量数，comp为压缩比，ENRICH与NEAT为现有技术中的两种测试向量压缩方法。
表2
  circuit   robust   non-robust
paths   SPC(conjoiut & disjoint) ENRICH[25] NEAT[21] paths   SpC(disjoint)   SPC(coujoint & disjoint) NEAT[21]
  vec/comp   fsim/atpg   vec/comp   vec/comp   vec/comp   fsim/atpg   vec/comp   fsim/atpg   vec/comp
  s298   343   60/5.72   0.02/0.48   64/536   61/5.62   364   40/9.10   0.02/0.03   30/12.13   0.0/0.33   64/5.68
  s344   611   95/6.43   0.00/2.2   98/6.23   96/636   654   65/10.06   0.02/0.05   44/14.86   0.02/1.3   102/6.19
  s349   611   95/6.43   0.03/2.2   -   108/5.65   656   72/9.11   0.03/0.08   44/14.91   0.07/1.28   97/6.53
  s382   667   103/6.48   0.02/2.1   106/6.29   110/6.06   734   86/8.53   0.03/0.06   60/12.23   0.02/1.61   118/6.22
  s386   413   118/3.50   0.02/1.5   118/3.50   118/3.50   414   76/6.46   0.0/0.06   68/6.09   0.02/0.91   101/4.10
  s400   663   1026.50   0.02/2.3   102/6.50   101/6.50   753   84/8.96   0.02/0.03   60/12.55   0.05/1.70   107/7.05
  s420   738   244/3.02   003/6.1   282/262   -   738   202/3.65   005/0.18   184/4.01   0.17/420   310/2.38
  s444   586   101/580   0.03/1.83   97/6.03   -   813   85/9.56   0.03/0.16   60/13.55   0.03/2.25   83/7.05
  s510   729   218/3.34   0.07/4.7   227/3.21   -   738   80/9.23   0.02/0.05   68/10.85   0.05/1.83   -
  s526   694   129/5.38   0.03/2.47   131/5.30   133/5.77   720   90/8.0   0.05/0.15   81/8.89   0.05/1.55   116/6.21
  s641   1979   179/11.1   0.15/334   187/10.58   186/10.59   2270   246/9.23   0.53/1.23   117/19.40   0.28/36   181/12.54
  s713   1184   94/12.60   013/138   -   205/5.77   4922   246/20.01   0.53/158   118/41.71   0.9/232   259/190
  s820   980   242/4.05   0.13/11.9   250/3.92   250/3.92   984   120/820   0.03/0.18   100/9.84   0.05/6.00   209/4.71
  s832   984   242/4.07   0.08/12.5   -   265/3.71   996   124/8.03   0.05/0.17   102/9.76   0.07/6.43   210/4.74
  s838   2018   681/2.96   0.27/785   -   -   2018   615/3.28   0.32/0.59   595/3.39   0.43/63.3   -
  s953   2302   395/5.83   0.13/493   411/5.60   411/5.60   2312   251/9.21   0.2/0.53   201/11.5   0.23/255   361/6.4
  s1196   3581   544/6.58   0.38/135   556/6.44   555/6.45   3759   413/9.10   0.55/1.15   314/11.97   0.33/82.1   477/7.88
  s1238   3589   518/6.93   0.60/129   -   595/6.03   3684   415/8.88   0.42/0.98   305/12.08   0.4/79   416/8.85
  s1488   1875   379/4.95   0.33/64.3   390/4.81   -   1916   160/11.97   0.2/0.37   127/15.09   0.27/30   -
  s1494   1882   384/4.90   0.45/65.2   -   -   1927   160/12.04   0.12/0.33   129/14.94   0.25/223   -
  ave1.   -   208/5.62   -   216/5.46   -   -   -   -   -   -   -
  ave2   -   208/6.54   -   -   228/589   -   163/9.14   -   118/13.47   -   201/7.22
如表3所示，为本发明提供的测试向量压缩方法与现有技术中另外一种测试向量压缩方法对比结果，其中，circuit为电路名称，path为路径延迟故障数，selected表示可以测试到的路径延迟故障，FC表示故障覆盖率，vec表示测试向量数，comp为压缩比，kaji.为现有技术中的测试向量压缩方法。
表3
circuits   kaji[15]   proposed   proposed(all)
  selected   FC   vec   comp   selected   det   FC   vec   comp   selecred   FC   vec   comp
  s5378   9524   42.0   400   2325   9524   15260   70   116   136.6   21928   100   467   46.96
  s9234   15377   290   640   27.24   15377   25875   43   200   129.4   59854   100   1107   54.07
  s13207   26054   20.4   733   132.3   26054   151815   32   182   2200   476143   100   2439   195.2
  s35932   39124   414   33   736.2   39124   58657   100   69   850.1   58657   100   69   850.1
  s38417   209161   28.0   3497   90.99   209161   604143   53   3944   153.2   1138194   100   15658   72.69
  s38584   58221   32.6   1172   93.27   58221   215963   64   829   260.5   334922   100   3842   87.17
  ave   -   32.2   1079   183.8   -   -   60.2   890   620.8   -   100   3930   217.7
由上述的表格中可以看出，采用本发明中的方法，可以在较短时间内获得很高的测试向量压缩比，并保证测试向量的故障覆盖率为100％。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种路径延迟故障测试向量的压缩方法，其特征在于，该方法包括：
A、输入测试电路中各路径的可测路径延迟故障构成的故障集以及测试电路的电路拓扑结构，对所述测试电路的每个原始输入分别计算输入相关区域；所述输入相关区域为与所述原始输入具有共同组合后继的所有原始输入；
B、当所述原始输入的输入相关区域互不重叠时，将与所述原始输入相关路径的路径延迟故障对应的测试向量进行压缩，得到第一压缩测试向量集；对所述第一压缩测试向量集中各测试向量分别进行故障模拟，将故障模拟过程中测试出的路径延迟故障从所述故障集中删除；
C、将所述故障集中剩余的路径延迟故障对应的测试向量进行压缩，得到第二压缩测试向量集；
D、将所述第一压缩测试向量集和第二压缩测试向量集合并为压缩测试向量集。
2.如权利要求1所述的方法，其特征在于，所述步骤B包括：
B1、对所述故障集中的所有路径延迟故障按其对应的路径的起始点是否相同分类，将具有同一起始点的所有路径对应的路径延迟故障归入对应的子集；
B2、置所述测试电路原始输入的逻辑值为非确定值；
B3、对于每一个所述子集，当子集非空且当前输入相关区域中所有的原始输入的逻辑值均为非确定值，则从该子集中随机选出某个路径延迟故障，将该路径延迟故障对应的测试向量存入所述第一压缩测试向量集中，并根据所述测试向量更新原始输入的逻辑值；
B4、用所述测试向量进行故障模拟，将故障模拟过程中测试出的路径延迟故障从所述故障集中删除。
3.如权利要求2所述的方法，其特征在于，所述步骤C包括：
C1、从所述故障集中选择设定数量的路径延迟故障的对应路径；
C2、将选择出的路径放入当前目标集，根据故障激活和传播条件设置当前目标集中所有路径的信号线逻辑值及旁路输入信号线逻辑值，若同一条信号线的逻辑值相同，则执行步骤C3；否则，执行步骤C4；
C3、根据信号线的赋值要求逐步反向求值到所述测试电路的原始输入，若反向求值成功，则将所述反向求值结果作为测试向量保存到所述第二压缩测试向量集，并返回执行步骤C1；否则，执行步骤C4；
C4、判断所述故障集是否为空，若是，将选出的路径对应路径延迟故障分别进行测试向量生成，并保存到所述第二压缩测试向量集；否则，将选出的路径对应路径延迟故障放回所述故障集，并返回执行步骤C1。
4.一种路径延迟故障测试向量的压缩方法，其特征在于，该方法包括：
a、输入测试电路中各路径的可测路径延迟故障构成的故障集以及测试电路的电路拓扑结构，对所述测试电路的每个原始输入分别计算输出相关区域；所述输出相关区域包括能够到达对应的原始输出的所有原始输入；
b、当所述原始输出的输出相关区域互不重叠时，将与所述原始输出相关路径的路径延迟故障对应的测试向量进行压缩，得到第一压缩测试向量集；对所述第一压缩测试向量集中各测试向量分别进行故障模拟，将故障模拟过程中测试出的路径延迟故障从所述故障集中删除；
c、将所述故障集中剩余的路径延迟故障对应的测试向量进行压缩，得到第二压缩测试向量集；
d、将所述第一压缩测试向量集和第二压缩测试向量集合并为压缩测试向量集。
5.如权利要求4所述的方法，其特征在于，所述步骤b包括：
b1、对所述故障集中的所有路径延迟故障按其对应的路径的终止点是否相同分类，将具有同一终止点的所有路径对应的路径延迟故障归入对应的子集；
b2、置所述测试电路原始输入的逻辑值为非确定值；
b3、对于每一个所述子集，当子集非空且当前输出相关区域中所有的原始输入的逻辑值均为非确定值，则从该子集中随机选出某个路径延迟故障，将该路径延迟故障对应的测试向量存入所述第一压缩测试向量集中，并根据所述测试向量更新原始输入的逻辑值；
b4、用所述测试向量进行故障模拟，将故障模拟过程中测试出的路径延迟故障从所述故障集中删除。
6.如权利要求5所述的方法，其特征在于，所述步骤c包括：
c1、从所述故障集中选择设定数量的路径延迟故障的对应路径；
c2、将选择出的路径放入当前目标集，根据故障激活和传播条件设置当前目标集中所有路径的信号线逻辑值及旁路输入信号线逻辑值，若同一条信号线的逻辑值相同，则执行步骤c3；否则，执行步骤c4；
c3、根据信号线的赋值要求逐步反向求值到所述测试电路的原始输入，若反向求值成功，则将所述反向求值结果作为测试向量保存到所述第二压缩测试向量集，并返回执行步骤c1；否则，执行步骤c4；
c4、判断所述故障集是否为空，若是，将选出的路径对应路径延迟故障分别进行测试向量生成，并保存到所述第二压缩测试向量集；否则，将选出的路径对应路径延迟故障放回所述故障集，并返回执行步骤c1。
7.一种路径延迟故障测试向量的压缩装置，其特征在于，该装置包括故障输入单元、第一压缩单元、第二压缩单元和测试向量存储单元，其中，
所述故障输入单元，用于输入测试电路中各路径的可测路径延迟故障构成的故障集以及测试电路的电路拓扑结构，对所述测试电路的每个原始输入/原始输出分别计算输入相关区域/输出相关区域；
所述第一压缩单元，用于当所述原始输入/原始输出的输入相关区域/输出相关区域互不重叠时，将与所述原始输入/原始输出相关路径的路径延迟故障对应的测试向量进行压缩，并发送给所述测试向量存储单元；根据压缩后的测试向量分别进行故障模拟，将故障模拟得到的路径延迟故障从所述故障集中删除；
所述第二压缩单元，用于将所述故障集中剩余的路径延迟故障对应的测试向量进行压缩，并发送给所述测试向量存储单元；
所述测试向量存储单元，用于接收并存储所述第一压缩单元和第二压缩单元发送的测试向量。
8.如权利要求7所述的装置，其特征在于，所述第一压缩单元包括分类子单元、初始化子单元、压缩子单元和更新子单元，其中，
所述分类子单元，用于对所述故障集中的所有路径延迟故障按其对应的路径起始点/终止点是否相同分类，将具有同一起始点/终止点的所有路径对应路径延迟故障归入对应的子集；
所述初始化子单元，用于置所述测试电路原始输入的逻辑值为非确定值；
所述压缩子单元，用于对每一个所述子集，当子集非空且当前输入相关区域/输出相关区域中所有的原始输入的逻辑值均为非确定值，则从该子集中随机选出某个路径延迟故障，记录该路径延迟故障对应的测试向量并发送给所述更新子单元；根据所述测试向量更新原始输入的逻辑值；
所述更新子单元，用于根据接收的测试向量进行故障模拟，将故障模拟过程中测试出的路径延迟故障从所述故障集中删除。
9.如权利要求8所述的装置，其特征在于，所述第二压缩单元包括比较子单元、反向求值子单元、测试向量生成子单元和测试向量存储子单元，其中，
所述比较子单元，用于从所述故障集中选择设定数量的路径延迟故障的对应路径，将选择出的路径放入当前目标集，根据故障激活和传播条件设置当前目标集中所有路径的信号线逻辑值及旁路输入信号线逻辑值，若同一条信号线的逻辑值相同，则通知所述反向求值子单元；否则，通知所述测试向量生成子单元；
所述反向求值子单元，用于将信号线的赋值要求逐步反向求值到所述测试电路的原始输入，若反向求值成功，则将当前所得测试向量发送给所述测试向量存储子单元；否则，通知所述测试向量生成子单元；
所述测试向量生成子单元，用于判断所述故障集是否为空，若是，将选出的路径对应路径延迟故障分别进行测试向量生成，则将当前所得测试向量发送给所述测试向量存储子单元；否则，将选出的路径对应路径延迟故障放回所述故障集；
所述测试向量存储子单元，用于接收并存储所述反向求值子单元和测试向量生成子单元发送的测试向量。
CN200810056676A 2008-01-23 2008-01-23 路径延迟故障测试向量压缩方法及装置 Active CN100582804C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200810056676A CN100582804C (zh) 2008-01-23 2008-01-23 路径延迟故障测试向量压缩方法及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200810056676A CN100582804C (zh) 2008-01-23 2008-01-23 路径延迟故障测试向量压缩方法及装置

Publications (2)

Publication Number Publication Date
CN101221216A true CN101221216A (zh) 2008-07-16
CN100582804C CN100582804C (zh) 2010-01-20

Family

ID=39631180

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810056676A Active CN100582804C (zh) 2008-01-23 2008-01-23 路径延迟故障测试向量压缩方法及装置

Country Status (1)

Country Link
CN (1) CN100582804C (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102565682A (zh) * 2010-12-14 2012-07-11 苏州工业园区谱芯科技有限公司 一种基于二分法的故障测试向量的定位方法
CN103093006A (zh) * 2011-10-28 2013-05-08 清华大学 集成电路最长可测路径选择测试方法及系统
WO2014048338A1 (en) * 2012-09-26 2014-04-03 Tsinghua University Method for testing broadside path delay fault of digital combination integrated circuit
CN106295048A (zh) * 2016-08-19 2017-01-04 西安电子科技大学 一种数字芯片功能验证方法及系统
CN106405388A (zh) * 2016-08-19 2017-02-15 西安电子科技大学 一种数字芯片功能测试方法及系统
CN108226743A (zh) * 2016-12-22 2018-06-29 深圳市中兴微电子技术有限公司 一种测试向量的生成方法及装置
CN109143039A (zh) * 2018-10-09 2019-01-04 清华大学 单固定型故障低功耗测试方法
CN110221196A (zh) * 2019-06-25 2019-09-10 清华大学 单固定型故障基于可测试性影响锥的测试精简方法及系统

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102565682A (zh) * 2010-12-14 2012-07-11 苏州工业园区谱芯科技有限公司 一种基于二分法的故障测试向量的定位方法
CN102565682B (zh) * 2010-12-14 2014-05-28 苏州工业园区谱芯科技有限公司 一种基于二分法的故障测试向量的定位方法
CN103093006A (zh) * 2011-10-28 2013-05-08 清华大学 集成电路最长可测路径选择测试方法及系统
CN103093006B (zh) * 2011-10-28 2015-05-20 清华大学 集成电路最长可测路径选择测试方法及系统
WO2014048338A1 (en) * 2012-09-26 2014-04-03 Tsinghua University Method for testing broadside path delay fault of digital combination integrated circuit
CN106405388A (zh) * 2016-08-19 2017-02-15 西安电子科技大学 一种数字芯片功能测试方法及系统
CN106295048A (zh) * 2016-08-19 2017-01-04 西安电子科技大学 一种数字芯片功能验证方法及系统
CN106405388B (zh) * 2016-08-19 2019-04-23 西安电子科技大学 一种数字芯片功能测试方法及系统
CN108226743A (zh) * 2016-12-22 2018-06-29 深圳市中兴微电子技术有限公司 一种测试向量的生成方法及装置
CN108226743B (zh) * 2016-12-22 2020-04-24 深圳市中兴微电子技术有限公司 一种测试向量的生成方法及装置
CN109143039A (zh) * 2018-10-09 2019-01-04 清华大学 单固定型故障低功耗测试方法
CN110221196A (zh) * 2019-06-25 2019-09-10 清华大学 单固定型故障基于可测试性影响锥的测试精简方法及系统
CN110221196B (zh) * 2019-06-25 2020-06-16 清华大学 单固定型故障基于可测试性影响锥的测试精简方法及系统

Also Published As

Publication number Publication date
CN100582804C (zh) 2010-01-20

Similar Documents

Publication Publication Date Title
CN100582804C (zh) 路径延迟故障测试向量压缩方法及装置
US8280688B2 (en) Compactor independent direct diagnosis of test hardware
Lin et al. On static test compaction and test pattern ordering for scan designs
US20080172576A1 (en) Method for enhancing the diagnostic accuracy of a vlsi chip
Veneris et al. Fault equivalence and diagnostic test generation using ATPG
Wang et al. Multiple fault diagnosis using n-detection tests
Ghosh-Dastidar et al. Adaptive techniques for improving delay fault diagnosis
CN101261308A (zh) 一种路径延迟故障模拟方法及装置
Kajihara et al. Test generation for multiple faults based on parallel vector pair analysis
Czutro et al. Dynamic compaction in SAT-based ATPG
Remersaro et al. ATPG heuristics dependant observation point insertion for enhanced compaction and data volume reduction
Kondo et al. An efficient compact test generator for I/sub DDQ/testing
Chakraborty et al. Path delay fault simulation algorithms for sequential circuits
Majhi et al. An efficient automatic test generation system for path delay faults in combinational circuits
CN100389425C (zh) 实现数模混合型集成电路验证的方法及装置
Seshadri et al. Accelerating diagnostic fault simulation using z-diagnosis and concurrent equivalence identification
Zou et al. Speeding up effect-cause defect diagnosis using a small dictionary
Kajihara et al. Efficient techniques for multiple fault test generation
Vimjam et al. Efficient fault collapsing via generalized dominance relations
Thilak et al. Fault coverage analysis using fault model and functional testing for DPM reduction
Arai et al. Layout-aware 2-step window-based pattern reordering for fast bridge/open test generation
Huang et al. Online scan diagnosis: A novel approach to volume diagnosis
Pomeranz et al. On the characterization of hard-to-detect bridging faults
Guo et al. On improving static test compaction for sequential circuits
Pomeranz et al. On the Saturation of $ n $-Detection Test Generation by Different Definitions With Increased $ n$

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant