CN101261308A - 一种路径延迟故障模拟方法及装置 - Google Patents
一种路径延迟故障模拟方法及装置 Download PDFInfo
- Publication number
- CN101261308A CN101261308A CNA2008100574335A CN200810057433A CN101261308A CN 101261308 A CN101261308 A CN 101261308A CN A2008100574335 A CNA2008100574335 A CN A2008100574335A CN 200810057433 A CN200810057433 A CN 200810057433A CN 101261308 A CN101261308 A CN 101261308A
- Authority
- CN
- China
- Prior art keywords
- path
- circuit
- fault
- test
- subelement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
本发明实施例公开了一种路径延迟故障模拟方法和装置，首先输入测试电路的电路拓扑结构以及测试电路中的可测路径延迟故障构成的故障集，并输入所述故障集中所有路径延迟故障对应的测试向量构成的测试向量集；根据所述故障集中各路径延迟故障对应的路径，构造选择路径电路；所述选择路径电路为测试电路中具有路径延迟故障的路径的等效电路；根据所述测试向量集中的各测试向量对所述测试电路进行后向故障模拟，并根据模拟得到的路径延迟故障修剪所述选择路径电路。本发明实施例提供的方案，可以在较短的时间内提供精确的路径延迟故障模拟结果，为芯片测试提供了可靠的路径延迟故障模拟方法。
Description
技术领域
本发明涉及集成电路故障模拟技术领域，尤其涉及一种路径延迟故障模拟方法及装置。
背景技术
在集成电路芯片封装以后，需要对芯片质量进行检测。由于芯片封装以后对芯片的内部电路无法直接访问，因此，一般的对芯片的测试采用的方法为：在芯片的输入端置入测试向量，并在芯片输出端收集测试响应。将实际所得测试响应与无故障电路所应得的测试响应进行比较，从而判断芯片电路有无故障。测试向量是指通过芯片输入端置入内部电路的一组逻辑值。
为研究问题的需要，通常需要将实际芯片中的物理缺陷抽象为逻辑故障模型。常用的故障模型有单固定型故障和路径延迟故障。单固定型故障所描述的物理缺陷是：电路中某一条信号线的输出值固定为逻辑1或0，分别记为s-a-1和s-a-0。路径延迟故障所描述的物理缺陷是：电路输入端信号值的跳变沿某条路径进行传播，该路径的延迟超过了给定限制。
故障激活是指通过置入测试向量使得故障所在的信号线处产生与故障值相反的逻辑值。例如，如图1所示，信号线d处有故障s-a-0，即d信号线处故障值为逻辑0，其相反的逻辑值为1，因此，需要在输入端a和b置入测试向量“11”。如果置入的测试向量使得故障所在的信号线处产生与故障值相同的逻辑值，例如图1中在输入端a和b置入测试向量“00”，则无法区分d信号线处的逻辑值0是由故障s-a-0产生还是由测试向量“00”产生，从而无法检测到d处是否存在故障s-a-0。
故障传播是指将激活后的故障效应传播到电路的输出端。例如，图1所示电路，信号线d处有故障s-a-0，如果输入端c处置入测试向量“1”，则或门OR2的输出为逻辑1，无论d处的故障是否被激活，输出端e处的逻辑值均为1，从而无法检测到d处是否存在故障s-a-0。因此故障传播要求在输入端c置入测试向量“0”，这样故障效应才能传播到输出端e。
在电路结构中，门的输出信号线的值与时钟信号无关，这样的门称为组合门，组合门的类型包括非门、与门、或门、与非门、或非门、异或门、异或非门等。组合门的输出信号线是该组合门的输入信号线的组合后继。组合后继的关系可以迭代。例如，图1中，d是a的组合后继，e是d的组合后继，而e也是a的组合后继。e是a的组合后继，e也是c的组合后继，则a和c有共同组合后继e。
令g1-g2-...-gn作为一条路径，命名为p。g1与gn分别为电路的主要输入和主要输出，分别称为路径的起始点和终止点。令gi(v)作为当应用测试向量v到电路时，门gi的输出端的值。对于路径p，gi-1是门gi的路径输入，非路径输入off(gi，p)表示门gi的除gi-1以外的输入。路径p在其起始点g1处有上升和下降跳变。如果通过路径p的上升或下降跳变的传播时间超过某个限度，则路径p具有路径延迟故障。在一个路径的起始点的下降跳变和上升跳变分别用pf和pr表示。令cv和ncv分别表示控制值和非控制值。如果一个门的某个输入的值完全决定这个门的输出端的值，不考虑这个门的其余输入为何值，则称该输入被置于控制值；否则，则称该输入被置于非控制值。
鲁棒性测试(Robustly testable)路径延迟故障的定义如下：
令f表示目标路径上的门g的路径输入，令h表示门g的非路径输入。对于某个向量对V(v1，v2)，如果满足下列条件(1)和(2)，则h被称为鲁棒性(robust)非路径输入：
(1)当路径输入f有一个cv-＞ncv跳变，在h上有一个cv-＞ncv跳变，或h保持稳定的非控制值；
(2)当路径输入f有一个ncv-＞cv跳变，h保持稳定的非控制值。
对于某个路径延迟故障，若存在一个向量对V(v1，v2)，在此路径上激活所需的跳变，并且该路径的所有的非路径输入都是robust非路径输入，则这个路径延迟故障被称为robustly testable路径延迟故障，而该向量对V(v1，v2)也被称为robust测试向量对。
如图2所示，其中(a)、(b)、(c)分别表示了与门、或门、异或门的路径延迟故障的Robustly testable敏化条件。
非鲁棒性测试(Non-robustly testable)路径延迟故障的定义如下：
对于某个路径延迟故障，若存在一个向量对V(v1，v2)，满足下列条件(1)和(2)，则这个路径延迟故障被称为non-robustly testable路径延迟故障，而该向量对V(v1，v2)也被称为非鲁棒性(non-robust)测试向量对。
(1)跳变发生在该路径的起始点，也就是说，对于任何的路径输入g，都有g(v1)≠g(v2)；
(2)对于该路径上的每个门，其所有的非路径输入在v2向量下的值都为非控制值。
现有技术中的路径延迟故障模拟方法，存在着故障模拟效率低，故障模拟精确性不高等问题，因而无法满足快速准确进行芯片质量检测的需要。
发明内容
本发明实施例提供一种路径延迟故障模拟方法及装置，用以提高故障模拟的速度，解决现有技术路径延迟故障模拟过程中存在的效率低下、精确性不高的问题。
一种路径延迟故障模拟方法，该方法包括：
A、输入测试电路的电路拓扑结构以及测试电路中的可测路径延迟故障构成的故障集，并输入所述故障集中所有路径延迟故障对应的测试向量构成的测试向量集；
B、根据所述故障集中各路径延迟故障对应的路径，构造选择路径电路；所述选择路径电路为测试电路中具有路径延迟故障的路径的等效电路；
C、根据所述测试向量集中的各测试向量对所述测试电路进行后向故障模拟，并根据模拟得到的路径延迟故障修剪所述选择路径电路。
所述步骤B包括：
B1、在所述故障集中各路径延迟故障对应的路径集中随机选取一个路径，放入选择路径电路，并将该路径从所述路径集中删除；
B2、对所述路径集中剩余路径分别检查每个路径的起始点处的扇出是否都在选择路径电路中，如果是，执行步骤B9，否则，执行步骤B3；
B3、检查随机选取的所述路径各个逻辑门的所有扇出是否都在所述选择路径电路中，如果是，执行步骤B4，否则，执行步骤B5；
B4、如果所述路径被包含在当前选择路径电路中，则把所述路径的每一个门都放入所述选择路径电路；如果所述路径的某个门已经在所述选择路径电路中，将该门在所述路径中的直接前继作为该门在所述选择路径电路中的一个输入；
B5、检查所述路径是否在所述测试电路中和所述选择路径电路中具有同一个扇出分支，如果是，执行步骤B6，否则，把所述路径排除在所述选择路径电路之外，执行步骤B9；
B6、从起始点到终止点检查所述路径，如果所述路径的某个门已经在所述选择路径电路中，将该门在所述路径中的直接前继作为该门在所述选择路径电路中的一个输入；
B7、对每一个新加入所述选择路径电路的扇出，记录其在所述测试电路中的分支；
B8、对于所述测试电路中的某个信号线，如果该信号线驱动所述选择路径电路中的某个门，则将所述信号线作为该门的一个额外输入；
B9、判断所述路径集是否为空，如果是，结束流程，否则，返回执行步骤B1。
所述步骤C包括：
C1、用所述测试向量集中的测试向量，在所述测试电路上进行逻辑故障模拟；
C2、对于所述测试电路中某个门的所有输入信号线，检查该信号线是否被置于非控制值。如果是，则从该输入信号线后向追踪，直到到达一个主要输入端或伪输入端，并执行步骤C3；否则，在此输入信号线停止追踪；
C3、对于所有的主要输入端或伪输入端，检查以此输入端为起始点的未被测到的路径延迟故障是否被当前测试向量激活，如果某未被测到的路径延迟故障被当前测试向量激活，则将此路径延迟故障所对应的路径从选择路径电路中删除；否则，执行步骤C4；
C4、返回得到的所有被激活的未被测到的路径延迟故障，作为路径延迟故障模拟的结果。
一种路径延迟故障模拟装置，该装置包括故障输入单元、选择路径电路构造单元和选择路径电路修剪单元，其中，
所述故障输入单元，用于输入测试电路的电路拓扑结构以及测试电路中的可测路径延迟故障构成的故障集，并输入所述故障集中所有路径延迟故障对应的测试向量构成的测试向量集；
所述选择路径电路构造单元，用于根据所述故障集中各路径延迟故障对应的路径，构造选择路径电路；所述选择路径电路为测试电路中具有路径延迟故障的路径的等效电路；
所述选择路径电路修剪单元，用于根据所述测试向量集中的各测试向量对所述测试电路进行后向故障模拟，并根据模拟得到的路径延迟故障修剪所述选择路径电路。
所述选择路径电路构造单元包括：路径选取子单元、扇出检查子单元、前继输入子单元、分支记录子单元、额外输入子单元和判断子单元，其中，
所述路径选取子单元，用于在所述故障集中各路径延迟故障对应的路径集中随机选取一个路径，放入选择路径电路，并将该路径从所述路径集中删除；
所述扇出检查子单元，用于对选取路径以及所述路径集中剩余路径分别检查每个路径的起始点处的扇出是否都在选择路径电路中；
所述前继输入子单元，用于在所述路径的某个门已经在所述选择路径电路中时，将该门在所述路径中的直接前继作为该门在所述选择路径电路中的一个输入；
所述分支记录子单元，用于对每一个新加入所述选择路径电路的扇出，记录其在所述测试电路中的分支；
所述额外输入子单元，用于对所述测试电路中的某个信号线，如果该信号线驱动所述选择路径电路中的某个门，则将所述信号线作为该门的一个额外输入；
所述判断子单元，用于判断所述路径集是否为空，如果是，输出所述选择路径电路，否则，通知所述路径选取子单元重新选取路径。
所述选择路径电路修剪单元包括：逻辑模拟子单元、后向追踪子单元、故障激活子单元和输出子单元，其中，
所述逻辑模拟子单元，用于使用所述测试向量集中的测试向量，在所述测试电路上进行逻辑故障模拟；
所述后向追踪子单元，用于对所述测试电路中某个门的所有输入信号线，检查该信号线是否被置于非控制值。如果是，则从该输入信号线后向追踪，直到到达一个主要输入端或伪输入端，并通知所述故障激活子单元；
故障激活子单元，用于对所有的主要输入端或伪输入端，检查以此输入端为起始点的未被测到的路径延迟故障是否被当前测试向量激活，如果某未被测到的路径延迟故障被当前测试向量激活，则将此路径延迟故障所对应的路径从选择路径电路中删除；否则，通知所述输出子单元；
所述输出子单元，用于将得到的所有被激活的未被测到的路径延迟故障，作为路径延迟故障模拟的结果。
本发明实施例首先输入测试电路的电路拓扑结构以及测试电路中的可测路径延迟故障构成的故障集，并输入所述故障集中所有路径延迟故障对应的测试向量构成的测试向量集；根据所述故障集中各路径延迟故障对应的路径，构造选择路径电路；所述选择路径电路为测试电路中具有路径延迟故障的路径的等效电路；根据所述测试向量集中的各测试向量对所述测试电路进行后向故障模拟，并根据模拟得到的路径延迟故障修剪所述选择路径电路。本发明实施例提供的方案，可以在较短的时间内提供精确的路径延迟故障模拟结果，为芯片测试提供了可靠的路径延迟故障模拟方法。
附图说明
图1为现有技术中电路结构中的组合后继示意图；
图2为路径延迟故障的敏化条件示意图；
图3为本发明实施例的主要实现原理流程图；
图4为基于逻辑故障模拟的选择性后向故障模拟示意图；
图5为本发明实施例中选择路径电路构造过程主要实现原理流程图；
图6为本发明实施例中选择路径电路修剪过程主要实现原理流程图；
图7为本发明实施例应用于电路C17的选择路径电路示意图；
图8为本发明实施例提供的路径延迟故障模拟装置结构示意图；
图9为本发明实施例提供的路径延迟故障模拟装置中选择路径电路构造单元结构示意图；
图10为本发明实施例提供的路径延迟故障模拟装置中选择路径电路修剪单元结构示意图。
具体实施方式
本发明基于robustly testable路径集和non-robustly testable路径集构造选择路径电路，故障模拟被简化为在原始电路上的逻辑模拟。通过有效的修剪选择路径电路，提高了故障模拟的速度，并保证故障模拟的精确性。
本发明实施例所指的路径延迟故障通常发生在一个路径之上，路径是指电路中以主要输入或触发器为起始点，主要输出或触发器为终止点的一段电路，包括这段电路中的逻辑门器件以及相关的信号线等。如果一条路径以触发器为输入，则该触发器称为该路径的伪输入端，如果一条路径以触发器为输出，则该触发器称为该路径的伪输出端。
下面结合各个附图对本发明实施例技术方案的主要实现原理、具体实施方式及其对应能够达到的有益效果进行详细的阐述。
如图3所示，本发明实施例的主要实现原理流程如下：
步骤10，输入测试电路的电路拓扑结构以及测试电路中的可测路径延迟故障构成的故障集F，并输入故障集F中所有路径延迟故障对应的测试向量构成的测试向量集T。
这里，对电路的路径延迟故障的测试可以通过计算机完成，因此，可以将所有可测的路径延迟故障构成的故障集F、测试电路的电路拓扑结构以及所有可测的路径延迟故障对应的测试向量构成的测试向量集T输入计算机。电路拓扑结构可以是一个计算机可识别的电路结构文件。
故障集F中包含了所有在被测电路中可能存在并可以被测试出来的路径延迟故障。由于路径延迟故障一定存在于某个路径上，因而每个路径延迟故障对应一个相应的路径。根据故障激活与故障传播的条件和原理，可以得到集合F中每个路径延迟故障对应的主要输入PIi的逻辑值，也就是可以得到该路径延迟故障对应的测试向量，这些测试向量构成测试向量集T。
步骤20，根据故障集F中各路径延迟故障对应的路径，构造选择路径电路。
这里所述的选择路径电路是本发明构造的一个模拟的电子电路，是根据测试电路中各个路径对应生成的电路，为测试电路中具有路径延迟故障的路径的等效电路。
构造选择路径电路的过程可以为：将测试电路中具有路径延迟故障的各个路径重新组成等效的电路。选择路径电路中包含了测试电路中的所有具有路径延迟故障的路径，因而，可以用来模拟测试电路中的所有路径延迟故障。
步骤30，根据测试向量集T中的各测试向量对测试电路进行后向故障模拟，并根据模拟得到的路径延迟故障修剪选择路径电路。
在得到选择路径电路后，本发明实施例进一步对选择路径电路惊醒修剪，修剪的依据为：根据测试向量集T中的各测试向量对测试电路进行后向故障模拟，如果多个故障可以被同一个测试向量激活，则这些故障所在路径可以合并删除。
本发明提出一个后向故障模拟过程。这一过程从测试电路所有的主要输出端或伪输出端向主要输入端或伪输入端后向追踪。对于测试电路中的每个门，如果该门的某个输入的敏化条件满足，则从该门的输出端后向追踪到该输入；否则，在该门停止后向追踪。所谓敏化条件满足，也就是说，该门的其余输入都被置于非控制值。继续上述过程直到后向追踪到测试电路的某个主要输入端。对于每个主要输入端或者主要输入端的每个扇出分支(如果该主要输入端是一个扇出)，检查未测的路径延迟故障是否被当前的测试向量激活。如果是，则该故障被当前测试向量测出。
这里所述的后向故障模拟过程不需要任何的冗余步骤，并且每个信号线都不需要用于记录经过此信号线的故障列表。如果相关于某个门的所有输入端的故障被测出，则后向故障模拟过程不需要遍历在无扇出的选择路径电路中的这个门。这一技术能够进一步减少故障模拟时间，并且可以有效的修剪无扇出的选择路径电路。
如图4所示，设相关于信号线a和信号线b的路径延迟故障已经被测出，将*符号分别指定到a和b以标志。因此，信号线c也被指定一个*符号。设相关于信号线d的路径延迟故障已经也被测出，信号线d也被指定一个*符号。因此，信号线e也被指定一个*符号。由此，没有必要再遍历信号线e的前继信号线，因为相关于信号线e的前继信号线的所有路径延迟故障已经被来自信号线g的后向故障模拟所检测到。随着无扇出的选择路径电路在上述过程中不断的被修剪，其规模越来越小，因此选择性后向追踪技术可以进一步节省时间。
较佳地，如图5所示，上述实施例中的步骤20，具体包括：
步骤21，在路径延迟故障集F中各路径延迟故障对应的路径集P中随机选取一个路径p，放入选择路径电路，并将路径p从路径集P中删除。
特别的，这里所述的将路径p放入选择路径电路中，即是将路径p对应的电路放入选择路径电路中，并与选择路径电路中原有的电路构成一个整体。
步骤22，对于路径集P中剩余的其它路径，分别检查每个路径的起始点处的扇出是否都在选择路径电路中，如果是，执行步骤29，否则，执行步骤23。
步骤23，检查路径p中各个逻辑门的所有扇出是否都在选择路径电路中，如果是，执行步骤24，否则，执行步骤25；
步骤24，如果路径p被包含在当前选择路径电路中，则把路径p的每一个门都放入选择路径电路。如果路径p的某个门L已经在选择路径电路中，将门L在路径p中的直接前继作为门L在选择路径电路中的一个输入。
步骤25，检查路径p是否在测试电路中和当前的选择路径电路中具有同一个扇出分支，如果是，执行步骤26，否则，把路径p排除在当前的选择路径电路之外，执行步骤29。
步骤26，从起始点到终止点检查路径p，如果路径p的某个门L已经在选择路径电路中，将门L在路径p中的直接前继作为门L在选择路径电路中的一个输入。
步骤27，对每一个新加入选择路径电路的扇出，记录其在测试电路中的分支。
步骤28，对于测试电路中的某个信号线l，如果它驱动选择路径电路中的某个门L，则将信号线l作为该门L的一个额外输入。
步骤29，判断路径集P是否为空，如果是，结束流程，否则，返回执行步骤21。
本发明实施例中，通过建立等效电路的方式，建立测试电路中具有路径延迟故障的路径的选择路径电路，也即将故障模拟过程简化为一个阿逻辑模拟的过程，通过对选择路径电路的测试与模拟，可以完成对测试电路中路径延迟故障的模拟。
较佳地，如图6所示，上述实施例中的步骤30，具体包括：
步骤31，用测试向量集T中的测试向量，在测试电路上进行逻辑故障模拟。
特别的，这里的故障模拟实际上是一个逻辑模拟，并不需要进行对电路的实际模拟操作，仅在逻辑上实现测试向量的输入，并据此完成对路径延迟故障的测试，得到逻辑意义上的测试结果。如果整个故障模拟的过程在计算机中完成，可以通过计算机完成对测试电路的逻辑模拟过程。
步骤32，对于测试电路中某个门的所有的输入信号线，检查该信号线是否被置于非控制值。如果是，则从该输入信号线后向追踪，直到到达一个主要输入端或伪输入端，并执行步骤33；否则，在此输入信号线停止追踪。
步骤33，对于所有的主要输入端或伪输入端，检查以此输入端为起始点的未被测到的路径延迟故障是否被当前测试向量激活，如果某未被测到的路径延迟故障被当前测试向量激活，则将此路径延迟故障所对应的路径从选择路径电路中删除；否则，执行步骤34。
步骤34，返回得到的所有被激活的未被测到的路径延迟故障，作为路径延迟故障模拟的结果。
本实施例所提供的方法，可以在较短的时间内提供精确的路径延迟故障模拟结果，为芯片测试提供了可靠的路径延迟故障模拟方法。
如图7所示，图7展示了电路c17以及电路c17的选择路径电路，每个信号线用数字依次标记。设电路c17的路径延迟故障的路径集合为：3-7-8-11，3-7-9-11，4-7-9-11，4-7-8-11，3-7-8-10，4-7-8-10。图7中，(a)为电路c17，(b)为电路c17基于上述路径集的有扇出的选择路径电路，(c)为电路c17的基于上述路径集合的无扇出选择路径电路。
相应的，本发明实施例还提供一种路径延迟故障模拟装置，如图8所示，该装置包括故障输入单元100、选择路径电路构造单元200和选择路径电路修剪单元300，其中，
故障输入单元100，用于输入测试电路的电路拓扑结构以及测试电路中的可测路径延迟故障构成的故障集，并输入故障集中所有路径延迟故障对应的测试向量构成的测试向量集；
选择路径电路构造单元200，用于根据故障集中各路径延迟故障对应的路径，构造选择路径电路；选择路径电路为测试电路中具有路径延迟故障的路径的等效电路；
选择路径电路修剪单元300，用于根据测试向量集中的各测试向量对测试电路进行后向故障模拟，并根据模拟得到的路径延迟故障修剪选择路径电路。
较佳地，如图9所示，上述实施例中的选择路径电路构造单元200具体包括路径选取子单元201、扇出检查子单元202、前继输入子单元203、分支记录子单元204、额外输入子单元205和判断子单元206，具体如下：
路径选取子单元201，用于在故障集中各路径延迟故障对应的路径集中随机选取一个路径，放入选择路径电路，并将该路径从路径集中删除；
扇出检查子单元202，用于对选取路径以及路径集中剩余路径分别检查每个路径的起始点处的扇出是否都在选择路径电路中；
前继输入子单元203，用于在路径的某个门已经在选择路径电路中时，将该门在路径中的直接前继作为该门在选择路径电路中的一个输入；
分支记录子单元204，用于对每一个新加入选择路径电路的扇出，记录其在测试电路中的分支；
额外输入子单元205，用于对测试电路中的某个信号线，如果该信号线驱动选择路径电路中的某个门，则将该信号线作为该门的一个额外输入；
判断子单元206，用于判断路径集是否为空，如果是，输出选择路径电路，否则，通知路径选取子单元201重新选取路径。
较佳地，如图10所示，上述实施例中的选择路径电路修剪单元具体包括逻辑模拟子单元301、后向追踪子单元302、故障激活子单元303和输出子单元304，具体如下：
逻辑模拟子单元301，用于使用测试向量集中的测试向量，在测试电路上进行逻辑故障模拟；
后向追踪子单元302，用于对测试电路中某个门的所有输入信号线，检查该信号线是否被置于非控制值。如果是，则从该输入信号线后向追踪，直到到达一个主要输入端或伪输入端，并通知故障激活子单元303；
故障激活子单元303，用于对所有的主要输入端或伪输入端，检查以此输入端为起始点的未被测到的路径延迟故障是否被当前测试向量激活，如果某未被测到的路径延迟故障被当前测试向量激活，则将此路径延迟故障所对应的路径从选择路径电路中删除；否则，通知输出子单元304；
输出子单元304，用于将得到的所有被激活的未被测到的路径延迟故障，作为路径延迟故障模拟的结果。
本发明实施例提供的方案，可以在较短的时间内提供精确的路径延迟故障模拟结果，为芯片测试提供了可靠的路径延迟故障模拟方法与装置。
为了更好的说明本发明实施例的有益效果，我们对本发明实施例提供的方法和装置尽心过了实际测试，实验平台为SUN BLADE2000工作站。我们对robustly testable路径延迟故障和non-robustly testable路径延迟故障分别进行故障模拟。对于non-robustly testable路径延迟故障，故障模拟在无扇出的选择路径电路上基于3值(0，1，X)逻辑模拟完成，无扇出的选择路径电路是基于non-robustly testable路径集合构造的。对于robustly testable路径延迟故障，故障模拟器基于4值(s0(0，0)，s0(1，0)，s1(0，1)，s1(1，1))逻辑模拟完成，无扇出的选择路径电路是基于robustly testable路径集合构造的。
本发明实施例提供的故障模拟方法，在较大的ISCAS89电路上对robust测试向量集和non-robust测试向量集运行。如表1所示，paths代表robustlytestable路径延迟故障或non-robustly testable路径延迟故障的数量，vec代表确定性测试向量对的数量，FC代表故障覆盖率。init和fsim分别代表建立无扇出的选择路径电路和故障模拟所需的CPU时间。本发明实施例对所有的电路都达到100％的故障覆盖率。在表1中，由于电路s15850的non-robustlytestable路径延迟故障集的数量过大，我们只使用s15850的最长的non-robustlytestable路径延迟故障集的一个子集。表1中其他的测试结果都是针对全部的路径延迟故障集。
表1
表2展示了本发明实施例提供的故障模拟方法的模拟结果与现有技术中的精确故障模拟结果的比较。对于精确故障模拟，我们从某个路径的起始点检查到终止点。如果某个路径的所有非路径输入都被指定了敏化值，则该路径延迟故障被检测出。在表2中，参数exact、FastExact、det、paths、vec、CPU分别表示精确故障模拟结果、本发明实施例提供的故障模拟方法的模拟结果、被测试集检测到的路径延迟故障的数量、robustly testable路径延迟故障或non-robustly testable路径延迟故障的数量、确定性测试向量对的数量以及故障模拟所需要的CPU时间。可以看出，对于所有电路，本发明实施例提供的故障模拟方法获得了与精确故障模拟相同的被检测到的故障数量。然而，本发明实施例提供的故障模拟方法只需要很少的CPU时间。
表2
表3为本发明提供的故障模拟方法和其它几种现有的精确故障模拟方法的比较，其中，参数FastExact、det、paths、vec、CPU分别表示本发明实施例提供的故障模拟方法的模拟结果、被测试集检测到的路径延迟故障的数量、robustly testable路径延迟故障或non-robustly testable路径延迟故障的数量、确定性测试向量对的数量以及故障模拟所需要的CPU时间。Dim、ZOA、FOA分别表示现有的精确的故障模拟方法。
表3
由上述的表格中可以看出，本发明实施例提供的方案，可以在较短的时间内提供精确的路径延迟故障模拟结果，为芯片测试提供了可靠的路径延迟故障模拟方法。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (6)
1、一种路径延迟故障模拟方法，其特征在于，该方法包括：
A、输入测试电路的电路拓扑结构以及测试电路中的可测路径延迟故障构成的故障集，并输入所述故障集中所有路径延迟故障对应的测试向量构成的测试向量集；
B、根据所述故障集中各路径延迟故障对应的路径，构造选择路径电路；所述选择路径电路为测试电路中具有路径延迟故障的路径的等效电路；
C、根据所述测试向量集中的各测试向量对所述测试电路进行后向故障模拟，并根据模拟得到的路径延迟故障修剪所述选择路径电路。
2、如权利要求1所述的方法，其特征在于，所述步骤B包括：
B1、在所述故障集中各路径延迟故障对应的路径集中随机选取一个路径，放入选择路径电路，并将该路径从所述路径集中删除；
B2、对所述路径集中剩余路径分别检查每个路径的起始点处的扇出是否都在选择路径电路中，如果是，执行步骤B9，否则，执行步骤B3；
B3、检查随机选取的所述路径各个逻辑门的所有扇出是否都在所述选择路径电路中，如果是，执行步骤B4，否则，执行步骤B5；
B4、如果所述路径被包含在当前选择路径电路中，则把所述路径的每一个门都放入所述选择路径电路；如果所述路径的某个门已经在所述选择路径电路中，将该门在所述路径中的直接前继作为该门在所述选择路径电路中的一个输入；
B5、检查所述路径是否在所述测试电路中和所述选择路径电路中具有同一个扇出分支，如果是，执行步骤B6，否则，把所述路径排除在所述选择路径电路之外，执行步骤B9；
B6、从起始点到终止点检查所述路径，如果所述路径的某个门已经在所述选择路径电路中，将该门在所述路径中的直接前继作为该门在所述选择路径电路中的一个输入；
B7、对每一个新加入所述选择路径电路的扇出，记录其在所述测试电路中的分支；
B8、对于所述测试电路中的某个信号线，如果该信号线驱动所述选择路径电路中的某个门，则将所述信号线作为该门的一个额外输入；
B9、判断所述路径集是否为空，如果是，结束流程，否则，返回执行步骤B1。
3、如权利要求1或2所述的方法，其特征在于，所述步骤C包括：
C1、用所述测试向量集中的测试向量，在所述测试电路上进行逻辑故障模拟；
C2、对于所述测试电路中某个门的所有输入信号线，检查该信号线是否被置于非控制值。如果是，则从该输入信号线后向追踪，直到到达一个主要输入端或伪输入端，并执行步骤C3；否则，在此输入信号线停止追踪；
C3、对于所有的主要输入端或伪输入端，检查以此输入端为起始点的未被测到的路径延迟故障是否被当前测试向量激活，如果某未被测到的路径延迟故障被当前测试向量激活，则将此路径延迟故障所对应的路径从选择路径电路中删除；否则，执行步骤C4；
C4、返回得到的所有被激活的未被测到的路径延迟故障，作为路径延迟故障模拟的结果。
4、一种路径延迟故障模拟装置，其特征在于，该装置包括故障输入单元、选择路径电路构造单元和选择路径电路修剪单元，其中，
所述故障输入单元，用于输入测试电路的电路拓扑结构以及测试电路中的可测路径延迟故障构成的故障集，并输入所述故障集中所有路径延迟故障对应的测试向量构成的测试向量集；
所述选择路径电路构造单元，用于根据所述故障集中各路径延迟故障对应的路径，构造选择路径电路；所述选择路径电路为测试电路中具有路径延迟故障的路径的等效电路；
所述选择路径电路修剪单元，用于根据所述测试向量集中的各测试向量对所述测试电路进行后向故障模拟，并根据模拟得到的路径延迟故障修剪所述选择路径电路。
5、如权利要求4所述的装置，其特征在于，所述选择路径电路构造单元包括：路径选取子单元、扇出检查子单元、前继输入子单元、分支记录子单元、额外输入子单元和判断子单元，其中，
所述路径选取子单元，用于在所述故障集中各路径延迟故障对应的路径集中随机选取一个路径，放入选择路径电路，并将该路径从所述路径集中删除；
所述扇出检查子单元，用于对选取路径以及所述路径集中剩余路径分别检查每个路径的起始点处的扇出是否都在选择路径电路中；
所述前继输入子单元，用于在所述路径的某个门已经在所述选择路径电路中时，将该门在所述路径中的直接前继作为该门在所述选择路径电路中的一个输入；
所述分支记录子单元，用于对每一个新加入所述选择路径电路的扇出，记录其在所述测试电路中的分支；
所述额外输入子单元，用于对所述测试电路中的某个信号线，如果该信号线驱动所述选择路径电路中的某个门，则将所述信号线作为该门的一个额外输入；
所述判断子单元，用于判断所述路径集是否为空，如果是，输出所述选择路径电路，否则，通知所述路径选取子单元重新选取路径。
6、如权利要求4或5所述的装置，其特征在于，所述选择路径电路修剪单元包括：逻辑模拟子单元、后向追踪子单元、故障激活子单元和输出子单元，其中，
所述逻辑模拟子单元，用于使用所述测试向量集中的测试向量，在所述测试电路上进行逻辑故障模拟；
所述后向追踪子单元，用于对所述测试电路中某个门的所有输入信号线，检查该信号线是否被置于非控制值。如果是，则从该输入信号线后向追踪，直到到达一个主要输入端或伪输入端，并通知所述故障激活子单元；
故障激活子单元，用于对所有的主要输入端或伪输入端，检查以此输入端为起始点的未被测到的路径延迟故障是否被当前测试向量激活，如果某未被测到的路径延迟故障被当前测试向量激活，则将此路径延迟故障所对应的路径从选择路径电路中删除；否则，通知所述输出子单元；
所述输出子单元，用于将得到的所有被激活的未被测到的路径延迟故障，作为路径延迟故障模拟的结果。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100574335A CN101261308B (zh) | 2008-02-01 | 2008-02-01 | 一种路径延迟故障模拟方法及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100574335A CN101261308B (zh) | 2008-02-01 | 2008-02-01 | 一种路径延迟故障模拟方法及装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101261308A true CN101261308A (zh) | 2008-09-10 |
| CN101261308B CN101261308B (zh) | 2010-06-09 |
Family
ID=39961895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100574335A Active CN101261308B (zh) | 2008-02-01 | 2008-02-01 | 一种路径延迟故障模拟方法及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101261308B (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102323539A (zh) * | 2011-07-29 | 2012-01-18 | 清华大学 | 延迟故障的测试向量集的生成方法 |
| CN103093006A (zh) * | 2011-10-28 | 2013-05-08 | 清华大学 | 集成电路最长可测路径选择测试方法及系统 |
| WO2014048338A1 (en) * | 2012-09-26 | 2014-04-03 | Tsinghua University | Method for testing broadside path delay fault of digital combination integrated circuit |
| CN106291324A (zh) * | 2016-08-18 | 2017-01-04 | 北京航空航天大学 | 一种适用于高速集成电路的片上差分时延测量系统及回收集成电路识别方法 |
| CN112152872A (zh) * | 2020-08-31 | 2020-12-29 | 新华三大数据技术有限公司 | 一种网络亚健康检测方法及装置 |
| CN113567843A (zh) * | 2021-07-20 | 2021-10-29 | 天津津航计算技术研究所 | 一种基于fpga的电路板有源通路测试方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004157090A (ja) * | 2002-11-08 | 2004-06-03 | Matsushita Electric Ind Co Ltd | パス遅延測定回路 |
| US7216280B2 (en) * | 2004-04-20 | 2007-05-08 | Lsi Logic Corporation | Method of generating test patterns to efficiently screen inline resistance delay defects in complex ASICs |
-
2008
- 2008-02-01 CN CN2008100574335A patent/CN101261308B/zh active Active
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102323539A (zh) * | 2011-07-29 | 2012-01-18 | 清华大学 | 延迟故障的测试向量集的生成方法 |
| CN102323539B (zh) * | 2011-07-29 | 2013-06-19 | 清华大学 | 延迟故障的测试向量集的生成方法 |
| CN103093006A (zh) * | 2011-10-28 | 2013-05-08 | 清华大学 | 集成电路最长可测路径选择测试方法及系统 |
| CN103093006B (zh) * | 2011-10-28 | 2015-05-20 | 清华大学 | 集成电路最长可测路径选择测试方法及系统 |
| WO2014048338A1 (en) * | 2012-09-26 | 2014-04-03 | Tsinghua University | Method for testing broadside path delay fault of digital combination integrated circuit |
| CN106291324A (zh) * | 2016-08-18 | 2017-01-04 | 北京航空航天大学 | 一种适用于高速集成电路的片上差分时延测量系统及回收集成电路识别方法 |
| CN106291324B (zh) * | 2016-08-18 | 2018-10-02 | 北京航空航天大学 | 一种片上差分时延测量系统及回收集成电路识别方法 |
| CN112152872A (zh) * | 2020-08-31 | 2020-12-29 | 新华三大数据技术有限公司 | 一种网络亚健康检测方法及装置 |
| CN112152872B (zh) * | 2020-08-31 | 2022-05-27 | 新华三大数据技术有限公司 | 一种网络亚健康检测方法及装置 |
| CN113567843A (zh) * | 2021-07-20 | 2021-10-29 | 天津津航计算技术研究所 | 一种基于fpga的电路板有源通路测试方法 |
| CN113567843B (zh) * | 2021-07-20 | 2023-12-12 | 天津津航计算技术研究所 | 一种基于fpga的电路板有源通路测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101261308B (zh) | 2010-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101261308B (zh) | 一种路径延迟故障模拟方法及装置 | |
| Cox et al. | A method of fault analysis for test generation and fault diagnosis | |
| Jha et al. | Testing of digital systems | |
| CN103620431B (zh) | 用于使用高速输入/输出接口进行测试的集成电路 | |
| CN102879731B (zh) | 一种数字集成电路的测试方法 | |
| WO1995003589A1 (en) | Robust delay fault built-in self-testing method and apparatus | |
| CN100582804C (zh) | 路径延迟故障测试向量压缩方法及装置 | |
| CN109657464A (zh) | 一种基于路径延时分析的硬件木马检测方法 | |
| Chen et al. | A unified fault model and test generation procedure for interconnect opens and bridges | |
| Ye et al. | Diagnosis of multiple arbitrary faults with mask and reinforcement effect | |
| Ye et al. | Diagnose failures caused by multiple locations at a time | |
| CN101320078A (zh) | 一种扫描链故障诊断系统、方法及诊断向量生成装置 | |
| Huang et al. | Intermittent scan chain fault diagnosis based on signal probability analysis | |
| Liu et al. | Incremental diagnosis of multiple open-interconnects | |
| Fang et al. | Diagnosis of board-level functional failures under uncertainty using Dempster–Shafer theory | |
| CN101315412A (zh) | 一种扫描链故障诊断方法及系统 | |
| CN103165405A (zh) | 一种通过gpib接口实时生成多维变量密码方法 | |
| Guo et al. | Detection and diagnosis of static scan cell internal defect | |
| CN106093746B (zh) | 一种小时延缺陷演绎模拟器实现方法 | |
| Biswas et al. | A formal approach to on-line monitoring of digital VLSI circuits: theory, design and implementation | |
| Zou et al. | Speeding up effect-cause defect diagnosis using a small dictionary | |
| Seshadri et al. | Dominance based analysis for large volume production fail diagnosis | |
| Huang et al. | Online scan diagnosis: A novel approach to volume diagnosis | |
| Lin et al. | Speed binning with high-quality structural patterns from functional timing analysis (FTA) | |
| Shaik et al. | A graph approach to DFT hardware placement for robust delay fault BIST |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |