CN106405388B - 一种数字芯片功能测试方法及系统 - Google Patents

一种数字芯片功能测试方法及系统 Download PDF

Info

Publication number
CN106405388B
CN106405388B CN201610693431.XA CN201610693431A CN106405388B CN 106405388 B CN106405388 B CN 106405388B CN 201610693431 A CN201610693431 A CN 201610693431A CN 106405388 B CN106405388 B CN 106405388B
Authority
CN
China
Prior art keywords
chip
application system
signal
tested
vector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610693431.XA
Other languages
English (en)
Other versions
CN106405388A (zh
Inventor
史江义
李钊
缪磊
马佩军
古生霖
舒浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN201610693431.XA priority Critical patent/CN106405388B/zh
Publication of CN106405388A publication Critical patent/CN106405388A/zh
Application granted granted Critical
Publication of CN106405388B publication Critical patent/CN106405388B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318371—Methodologies therefor, e.g. algorithms, procedures

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明提出了一种数字芯片功能测试方法及系统，用于解决现有技术中存在的测试准确率低的技术问题，本发明考虑了应用系统环境因素和故障信息对测试结果的影响，测试方法的步骤为：产生理想数字激励向量；应用系统环境模拟；故障信息模拟；模拟故障信号放大；整形和量化；受到应用系统环境影响的理想激励向量与故障信息叠加，产生最终测试向量；将最终测试向量输入给待测试芯片系统；检验输出响应的正确性，得出测试结论；测试系统包括依次相连的故障发生器、信号放大器、整形和量化器，依次相连的理想激励向量发生器和应用系统环境模拟器，整形和量化器及应用系统环境模拟器的输出端连接有叠加器，叠加器的输出端连接有待测试芯片系统。

Description

一种数字芯片功能测试方法及系统
技术领域
本发明属于数字芯片测试领域，涉及一种考虑应用系统环境因素和故障信息的数字芯片功能测试方法及系统，可用于与数字芯片相关的技术领域。
背景技术
芯片产业是国家战略性新兴产业，是国民经济和社会信息化的重要基础，而芯片测试技术是芯片产业的一个重要组成部分。芯片制造是一个结构精细、工艺复杂、流程繁琐的过程，不可避免地会在生产过程中留下潜在的缺陷，使器件的可靠性水平不能达到标准要求，随时可能因为各种原因而出现故障。芯片在加工过程中，材料的不纯和缺陷、设备的不完善以及人为的失误等等都是引起故障的原因，因此芯片在设计、制造过程中的测试是必不可少的。芯片测试可以分为参数测试及功能测试，其中芯片功能测试能够检测大量实际重要功能通路及结构，以确保器件在恶劣的环境条件下能完全实现设计规范所规定的功能及性能指标。
然而，随着现代的电子设计和芯片制造技术的飞快发展，电子产品的复杂度、时钟和总线频率等都呈快速上升趋势，高速系统的信号完整性问题也日益凸显，因此芯片接口处实际接收到的信号常常不再是较为理想的信号，而是受到应用系统环境以及故障信息的影响，变成了存在相对延时或脉冲等信号完整性问题的信号。若芯片由于结构设计或制造过程中的差错而存在潜在缺陷，这些信号完整性问题往往就会导致芯片发生故障而无法体现其应有的特性，更严重的还会导致整个电路系统无法工作。这就要求能够在测试过程中提早发现这类缺陷，以避免进一步的损失。
现有的数字芯片功能测试方法包括以下步骤：步骤一，针对待测试芯片的设计规范，按照其接口生成测试向量；步骤二，将步骤一生成的测试向量施加到待测试芯片的接口上，并捕捉待测试芯片的输出响应；步骤三，检验待测试芯片的输出响应数据的正确性，得出测试结论。依照现有的测试方法，在测试时并没有考虑芯片工作时应用环境以及芯片工作时可能遇到的故障信息的影响，因此施加给待测试芯片接口的信号是理想信号，并没有考虑芯片在复杂应用系统环境下所可能遇到的信号完整性问题。这就会导致芯片虽然通过了测试，但在实际的复杂应用系统环境下工作时，仍会有故障的发生。若把这些存在隐患的芯片投入使用，将会在各个方面带来严重损失。现有的数字芯片功能测试方法会造成芯片测试不充分和不精准问题，导致测试准确率低以及可信度低。
发明内容
本发明的目的在于克服上述现有技术的不足，提供了一种数字芯片功能测试方法及系统，用于解决现有技术中存在的测试准确率低的技术问题。
为达到上述目的，本发明所采用的技术方案如下：
一种数字芯片功能测试方法，包括以下步骤：
(1)理想激励向量发生器根据待测试芯片的设计规范，产生理想数字激励向量；
(2)应用系统环境模拟器对步骤(1)产生的理想数字激励向量进行应用系统环境模拟，得到受到应用系统环境影响的数字激励向量；
(3)故障发生器模拟待测试数字芯片工作时可能遇到的故障信息，得到模拟故障信号；
(4)信号放大器对步骤(3)得到的模拟故障信号进行放大；
(5)整形和量化器对步骤(4)经放大的模拟故障信号进行整形和量化，得到数字故障信号；
(6)叠加器将步骤(2)得到的数字激励向量和步骤(5)得到的数字故障信号进行叠加整合，得到待测试芯片的最终测试向量；
(7)叠加器将步骤(6)得到的最终测试向量输入给包含待测试数字芯片的PCB板级测试系统，测试系统得到输出响应；
(8)检验测试系统得到的输出响应的正确性，得出测试结论。
一种数字芯片功能测试系统，包括相连的理想激励向量发生器和待测试芯片系统，其中：
理想激励向量发生器，用于产生待测试芯片的理想激励向量；
待测试芯片系统，包括待测试数字芯片和PCB电路板，用于接收叠加器输出的最终测试向量，并得到输出相应；
其特征在于，还包括依次相连的故障发生器、信号放大器和整形和量化器，其中，故障发生器用于模拟芯片在工作时可能遇到的故障信息；信号放大器用于将故障发生器产生的模拟故障信息进行放大；整形和量化器用于将经过放大的故障信息进行限幅和模数转换；所述理想激励向量发生器的输出端依次连接有应用系统环境模拟器和叠加器，其中，应用系统环境模拟器用于对理想数字激励向量进行应用系统环境模拟；叠加器用于对整形和量化器得到的数字故障信号和应用系统环境模拟器得到的数字激励向量进行叠加；叠加器的输出端连接待测试芯片系统。
上述数字芯片功能测试系统，所述的应用系统环境模拟器，包括依次相连的数模转换模块、系统环境信息产生模块和电平转换模块，其中：
数模转换模块，用于将理想的数字激励向量转换为模拟信号；
系统环境信息产生模块，用于模拟待测试芯片系统的应用系统环境，并向理想激励向量添加应用系统环境信息；
电平转换模块，用于将模拟信号根据待测试芯片系统的接口阈值门限电压值转换为数字信号。
本发明与现有技术相比，具有以下优点：
本发明在对待测试芯片进行测试时，用到的测试向量考虑到了应用系统环境因素以及故障信息的影响，由故障发生器对故障信息进行模拟并经信号放大器放大以及经过整形量化器整形量化后，和理想激励向量经过应用系统环境模拟器模拟后的信号由叠加器进行叠加，得到待测试芯片的最终测试向量，可以有效地发现芯片在结构设计或制造过程中遗留下的潜在缺陷，因而对数字芯片的功能测试更加全面，本发明提供的方法及系统实现了数字芯片在最终应用层面上的测试，提高了数字芯片功能测试的准确度与可信度。
附图说明
图1为本发明功能测试方法的实现流程框图；
图2为本发明功能测试系统的结构示意图；
图3为本发明应用系统环境模拟器的结构示意图。
具体实施方式
下面结合附图和实施例，对本发明作进一步具体的描述。
参照附图1，对本发明的数字芯片功能测试方法作进一步描述。
本发明的数字芯片功能测试方法最主要的就是考虑到了数字芯片实际工作的系统环境信息以及芯片在工作时可能遇到的故障信息的影响，通过一定的方法模拟其真实的系统环境以及故障信息对待测试实体数字芯片接口接收到的理想激励的影响，将系统环境故障信息以及故障信息所带来的信号完整性问题整合到基础测试向量中，从而以包含系统环境故障信息以及故障信息的测试向量来测试数字实体芯片的时序和功能的正确性，具体步骤如下：
步骤1.理想激励向量发生器根据待测试芯片的设计规范，产生理想数字激励向量。
根据待测试数字芯片的设计规范，采用低级的定向测试或VVM、UVM等高级验证方法学的方式，在激励输出器件模型的作用下，生成特定的或者是随机的测试向量。此步骤中选择的激励输出器件模型为IBIS模型，产生的理想数字激励信号作为待测试芯片的基础测试向量。
步骤2.应用系统环境模拟器对步骤1产生的理想数字激励向量进行应用系统环境模拟，得到受到应用系统环境影响的数字激励向量。
受到应用系统环境影响的数字激励向量包括信号的相对延迟、脉冲位置、脉冲宽度及脉冲数量信息。
应用系统环境模拟主要模拟的是应用系统的信号延迟、信号反射、同步开关电源噪声、电源完整性以及电磁干扰等。用Cadence Allegro PCB SI软件对应用系统进行延迟、反射等仿真，使用Cadence Sigrity Speed2000软件来对应用系统进行同步开关电源噪声、电源完整性以及电磁干扰的仿真。首先准备好应用系统设计文件以及应用系统内所有芯片的IBIS接口模型。准备完毕后，在仿真工具中加载芯片的IBIS模型，并设置仿真参数与观测参数。设置完毕后即可对应用系统环境进行模拟仿真，最终将得到待测试芯片系统输入接口处的模拟信号波形及相关数据报告，该模拟波形是受到应用系统环境影响的信号。
因为最终待测试芯片系统需要的是数字的测试向量，所以需要将添加了应用系统环境信息的模拟激励信号进行电平转换，转换为数字信号。在得到受到应用系统环境影响的模拟波形后，为了能够有效地提取该受到应用系统环境影响的模拟波形的延迟、脉冲宽度以及位置等有效信息，必须将模拟波形转换为数字波形。本发明中选用的转换工具为HSpise，在HSpice软件中，信号接收端的IO Buffer的IBIS模型会根据模型中定义的Vih(高电平输入)和Vil(低电平输入)，输出与该波形等效的数字信号Vout。当V(模拟波形的电压幅度值)小于等于Vil时Vout为0，当V大于等于Vih时Vout为1，当Vil<V<Vih时Vout为0.5。对于Vout来说，1，0，0.5表示的不再是电压幅度值，而是数字信号中对应的高电平(逻辑1)，低电平(逻辑0)和不定态X。
步骤3.故障发生器模拟待测试数字芯片工作时可能遇到的故障信息，得到模拟故障信号。
故障发生器模拟的是芯片在工作时可能会遇到的突发故障信息，包括雷电、电离辐射以及高压等等这些信息对芯片接口接收到的理想激励向量的影响。数字故障信息包括信号的相对延迟、脉冲位置、脉冲宽度及脉冲数量信息。由故障发生器产生模拟故障信号，具体做法为将理想的模拟信号导入到相关信号完整性仿真工具中，进行参数设定然后得到受到故障信息影响的模拟故障信号。
步骤4.信号放大器对步骤3得到的模拟故障信号进行放大。
经过步骤3由故障发生器在相关信号完整性仿真工具作用下产生的受到故障信息影响的模拟故障信号，需要经过信号放大器进行放大才能提取相应的特征信息。
步骤5.整形和量化器对步骤4经放大的模拟故障信号进行整形和量化，得到数字故障信号。
在步骤4中得到的是模拟波形，为了能够有效地提取该受到应用系统环境影响的模拟波形的延迟、脉冲宽度以及位置等有效信息，必须将模拟波形转换为数字波形。本发明中选用的转换工具和步骤2中应用系统环境信息量化用到的工具一样，仍然为HSpise，在HSpice软件中，信号接收端的IO Buffer的IBIS模型会根据模型中定义的Vih(高电平输入)和Vil(低电平输入)，输出与该波形等效的数字信号Vout。当V(模拟波形的电压幅度值)小于等于Vil时Vout为0，当V大于等于Vih时Vout为1，当Vil<V<Vih时Vout为0.5。对于Vout来说，1，0，0.5表示的不再是电压幅度值，而是数字信号中对应的高电平(逻辑1)，低电平(逻辑0)和不定态X。
步骤6.叠加器将步骤2得到的数字激励向量和步骤5得到的数字故障信号进行叠加整合，得到待测试芯片的最终测试向量。
步骤2产生的是由设计规范产生的理想数字激励向量在相关信号完整性仿真工具的作用下产生的受到应用系统环境影响的数字激励向量，步骤5得到的是在故障发生器产生的经放大和整形以及量化后的故障信息，将这两种信息进行整合即叠加，得到用于测试数字芯片的测试向量，该步骤可以由工程师手动整合，也可以通过一定的软件工具代码实现。
步骤7.叠加器将步骤6得到的最终测试向量输入给包含待测试数字芯片的PCB板级测试系统，测试系统得到输出响应。
该步骤中所述的PCB板级测试系统指的是特定的包含待测试芯片的PCB电路板，待测试实体芯片将被搭载在专门制作的PCB测试板上。由叠加器将产生好的最终测试向量在上位机的控制下输送给PCB板级测试系统，PCB板级测试系统会产生相应的输出响应。
步骤8.检验测试系统得到的输出响应的正确性，得出测试结论。
对照该数字芯片的设计规范信息比对输出响应的正确性，如果该输出响应和设计规范信息一致则说明该芯片设计正确符合设计规范信息，否则说明该芯片设计存在错误不符合设计规范信息，从而得到测试结论，测试完成。
参照附图2，对本发明的数字芯片功能测试系统作进一步描述。
本发明的数字芯片功能测试系统包括相连的理想激励向量发生器和待测试芯片系统。
理想激励向量发生器，用于产生待测试芯片的理想激励向量。
待测试芯片系统，包括待测试数字芯片和PCB电路板，用于接收叠加器输出的最终测试向量，并得到输出相应。在上位机的控制下向PCB板级测试系统接口输出整合得到的测试向量，并且捕捉PCB板级测试系统的输出响应。上位机指的是能够直接发出操控命令的计算机(PC)。
该数字芯片功能测试系统，还包括依次相连的故障发生器、信号放大器和整形和量化器，其中，故障发生器用于模拟芯片在工作时可能遇到的故障信息，产生模拟的故障信息；信号放大器用于将故障发生器产生的模拟故障信息进行放大，通过专用的信号放大器电路模块对模拟故障信号进行放大处理，以便提取其中的特征信息；整形和量化器用于将经过放大的故障信息进行限幅和模数转换，输送给待测试数字芯片系统的测试向量均为数字信号，所以此模块将模拟信号进行限幅和模数转换，得到数字型的测试向量。
理想激励向量发生器的输出端依次连接有应用系统环境模拟器和叠加器，其中，应用系统环境模拟器用于对理想数字激励向量进行应用系统环境模拟，产生应用系统环境信息；叠加器用于对整形和量化器得到的数字故障信号和应用系统环境模拟器得到的数字激励向量进行叠加；叠加器的输出端连接待测试芯片系统。
参照附图3，对本发明的应用系统环境模拟器作进一步描述。
应用系统环境模拟器，包括依次相连的数模转换模块、系统环境信息产生模块和电平转换模块。
数模转换模块，用于将理想的数字激励向量转换为模拟信号。因为信号完整性仿真工具对应用系统环境进行模拟时，这些信号完整性仿真工具对模拟信号有较好的支持，所以要将产生的数字激励信号转换为模拟信号。
系统环境信息产生模块，用于模拟待测试芯片系统的应用系统环境，并向理想激励向量添加应用系统环境信息。
电平转换模块，用于将模拟信号根据待测试芯片系统的接口阈值门限电压值转换为数字信号。因为最终待测试芯片系统需要的是数字的测试向量，所以需要将添加了应用系统环境信息的模拟激励信号进行电平转换，转换为数字信号。

Claims (5)

1.一种数字芯片功能测试方法，其特征在于，包括以下步骤：
(1)理想激励向量发生器根据待测试芯片的设计规范，产生理想数字激励向量；
(2)应用系统环境模拟器对步骤(1)产生的理想数字激励向量进行应用系统环境模拟，得到受到应用系统环境影响的数字激励向量；
(3)故障发生器模拟待测试数字芯片工作时可能遇到的故障信息，得到模拟故障信号；
(4)信号放大器对步骤(3)得到的模拟故障信号进行放大；
(5)整形和量化器对步骤(4)经放大的模拟故障信号进行整形和量化，得到数字故障信号；
(6)叠加器将步骤(2)得到的数字激励向量和步骤(5)得到的数字故障信号进行叠加整合，得到待测试芯片的最终测试向量；
(7)叠加器将步骤(6)得到的最终测试向量输入给包含待测试数字芯片的PCB板级测试系统，测试系统得到输出响应；
(8)检验测试系统得到的输出响应的正确性，得出测试结论。
2.根据权利要求1所述的数字芯片功能测试方法，其特征在于，步骤(2)中所述的应用系统环境模拟，是指对应用系统的信号延迟、信号反射、同步开关电源噪声以及电源完整性的模拟。
3.根据权利要求1所述的数字芯片功能测试方法，其特征在于，步骤(2)以及步骤(5)中得到受到应用系统环境影响的数字激励向量以及数字故障信息包括信号的相对延迟、脉冲位置、脉冲宽度及脉冲数量信息。
4.一种数字芯片功能测试系统，其特征在于，包括相连的理想激励向量发生器和待测试芯片系统，其中：
理想激励向量发生器，用于产生待测试芯片的理想激励向量；
待测试芯片系统，包括待测试数字芯片和PCB电路板，用于接收叠加器输出的最终测试向量，并得到输出相应；
其特征在于，还包括依次相连的故障发生器、信号放大器和整形和量化器，其中，故障发生器用于模拟芯片在工作时可能遇到的故障信息；信号放大器用于将故障发生器产生的模拟故障信息进行放大；整形和量化器用于将经过放大的故障信息进行限幅和模数转换；所述理想激励向量发生器的输出端依次连接有应用系统环境模拟器和叠加器，其中，应用系统环境模拟器用于对理想数字激励向量进行应用系统环境模拟；叠加器用于对整形和量化器得到的数字故障信号和应用系统环境模拟器得到的数字激励向量进行叠加；叠加器的输出端连接待测试芯片系统。
5.根据权利要求4所述的数字芯片功能测试系统，其特征在于，所述的应用系统环境模拟器，包括依次相连的数模转换模块、系统环境信息产生模块和电平转换模块，其中：
数模转换模块，用于将理想的数字激励向量转换为模拟信号；
系统环境信息产生模块，用于模拟待测试芯片系统的应用系统环境，并向理想激励向量添加应用系统环境信息；
电平转换模块，用于将模拟信号根据待测试芯片系统的接口阈值门限电压值转换为数字信号。
CN201610693431.XA 2016-08-19 2016-08-19 一种数字芯片功能测试方法及系统 Active CN106405388B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610693431.XA CN106405388B (zh) 2016-08-19 2016-08-19 一种数字芯片功能测试方法及系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610693431.XA CN106405388B (zh) 2016-08-19 2016-08-19 一种数字芯片功能测试方法及系统

Publications (2)

Publication Number Publication Date
CN106405388A CN106405388A (zh) 2017-02-15
CN106405388B true CN106405388B (zh) 2019-04-23

Family

ID=58004782

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610693431.XA Active CN106405388B (zh) 2016-08-19 2016-08-19 一种数字芯片功能测试方法及系统

Country Status (1)

Country Link
CN (1) CN106405388B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107608845A (zh) * 2017-08-18 2018-01-19 北京摩拜科技有限公司 硬件测试方法、装置及系统
CN113125883A (zh) * 2021-03-30 2021-07-16 中国科学院国家空间科学中心 一种用于三阶数字相关器的性能测试系统及方法
CN114646867B (zh) * 2022-05-18 2022-10-28 南京宏泰半导体科技有限公司 一种集成电路并发测试装置及方法
CN114779057B (zh) * 2022-06-21 2022-09-06 成都爱旗科技有限公司 一种输入门限电压自动验证系统、方法及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1316694A (zh) * 2000-04-03 2001-10-10 中国人民解放军国防科学技术大学 Asic芯片设计软硬件合作模拟与测试的一体化仪器
CN101221216A (zh) * 2008-01-23 2008-07-16 清华大学 路径延迟故障测试向量压缩方法及装置
CN102184130A (zh) * 2010-11-24 2011-09-14 北京天融信科技有限公司 一种芯片流水线的测试方法和装置
CN102262209A (zh) * 2011-04-15 2011-11-30 詹文法 一种基于广义折叠集的自动测试向量生成方法
CN104865469A (zh) * 2015-05-21 2015-08-26 中国科学院空间应用工程与技术中心 一种基于ate的fpga器件测试系统及方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8051352B2 (en) * 2006-04-27 2011-11-01 Mentor Graphics Corporation Timing-aware test generation and fault simulation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1316694A (zh) * 2000-04-03 2001-10-10 中国人民解放军国防科学技术大学 Asic芯片设计软硬件合作模拟与测试的一体化仪器
CN101221216A (zh) * 2008-01-23 2008-07-16 清华大学 路径延迟故障测试向量压缩方法及装置
CN102184130A (zh) * 2010-11-24 2011-09-14 北京天融信科技有限公司 一种芯片流水线的测试方法和装置
CN102262209A (zh) * 2011-04-15 2011-11-30 詹文法 一种基于广义折叠集的自动测试向量生成方法
CN104865469A (zh) * 2015-05-21 2015-08-26 中国科学院空间应用工程与技术中心 一种基于ate的fpga器件测试系统及方法

Also Published As

Publication number Publication date
CN106405388A (zh) 2017-02-15

Similar Documents

Publication Publication Date Title
CN106405388B (zh) 一种数字芯片功能测试方法及系统
US6370675B1 (en) Semiconductor integrated circuit design and evaluation system using cycle base timing
US5740086A (en) Semiconductor test system linked to cad data
CN110750949B (zh) 一种基于ibis模型模拟系统级封装剂量率效应的方法
CN109740250B (zh) 基于uvm的fpga软件验证结果仿真波形的获取方法和系统
US20230388209A1 (en) Pcie signal bandwidth determining method, apparatus and device
CN102156272A (zh) 电能计量检定方法、装置和系统
CN106295048A (zh) 一种数字芯片功能验证方法及系统
CN109710536B (zh) 一种自动提取fpga软件验证结果仿真波形的系统及方法
CN102565683B (zh) 一种测试向量的生成与验证方法
CN110268404A (zh) 用于功能对等检测中的仿真方法
CN207181570U (zh) 一种电子测量集成系统
CN102737145B (zh) 基于测量的电子元器件电磁发射宽带行为级预测建模方法
CN103308928B (zh) 卫星导航信号模拟器伪距精度测量系统
CN113341296A (zh) 一种基于ate的soc芯片测试方法
CN111191409B (zh) 芯片内部硅片管脚信号仿真方法及装置
CN103308930B (zh) 卫星导航信号模拟器伪距精度测量方法
CN203178460U (zh) 用于电子互感器输出校验仪的溯源装置
CN103165405A (zh) 一种通过gpib接口实时生成多维变量密码方法
CN202285032U (zh) 一种电子式互感器谐波影响测试装置
CN116562222B (zh) 一种门级波形文件生成方法及装置
CN102426335B (zh) Dsp器件测试图形向量的自动生成方法
CN109444797A (zh) 一种用于对电子式互感器暂态校验仪进行校验的方法及系统
CN113640655B (zh) 任意波形产生器验证平台
Shou-quan FPGA Physical Automation Verification Technology Based on VCD Waveform

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant