CN1654973A - 采用加权扫描选通信号的基于扫描的自测试结构及方法 - Google Patents
采用加权扫描选通信号的基于扫描的自测试结构及方法 Download PDFInfo
- Publication number
- CN1654973A CN1654973A CN200510011382.9A CN200510011382A CN1654973A CN 1654973 A CN1654973 A CN 1654973A CN 200510011382 A CN200510011382 A CN 200510011382A CN 1654973 A CN1654973 A CN 1654973A
- Authority
- CN
- China
- Prior art keywords
- signal
- input
- circuit
- scan chain
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
采用加权扫描选通信号的基于扫描的自测试结构及方法属于集成电路可测试性技术领域,其特征在于:将由专门的加权随机信号产生逻辑输出的加权随机信号作为扫描电路中扫描链的扫描选通信号。电路中不同的扫描链可能对应于不同的权值。因此,本发明还提出了一种方法,其作用是从一个权集里选出各扫描链分别对应的权值。本发明提出的采用加权扫描选通信号的基于扫描的自测试结构在任意周期都可能实现对测试响应的收集。它具有几乎不带来任何硬件开销,更不会带来额外的延迟开销、结构简单、便于工业界广泛使用,易于嵌入现有的EDA工具中,而且又能显著提高基于扫描的自测试效果的优点。
Description
技术领域
采用加权扫描选通信号的基于扫描的自测试结构及方法属于集成电路可测试性技术领域。
背景技术
基于扫描的自测试技术(scan-based BIST)是一种针对时序电路的结构化可测试性设计技术。它将传统的内建自测试技术和扫描设计技术结合在一起,以提高数字系统的测试效果。内建自测试技术将测试码产生器和测试响应压缩逻辑嵌入到电路系统内部,从而降低了待测电路对外部测试设备的依赖,是节省芯片测试时间和测试成本的有效手段;扫描设计将电路中的时序单元转化成为可控制和可观测的单元,并将这些时序单元连接成一个或多个移位寄存器,构造成一条或多条扫描链。在采用完全扫描方法后,时序电路的测试码生成就转化为组合电路的测试生成问题,因此可以大大降低测试码生成代价,同时获得很高的故障覆盖率。因此,扫描设计是工业界中最为普遍采用的可测试性设计方法。
基于扫描的自测试技术通常被划分为两类:每个时钟周期测试一次(test-per-clock)和每个扫描周期测试一次(test-per-scan)。在每个时钟周期测试一次的模式中,一个测试向量的置入以及电路响应的接收和压缩是在一个时钟节拍里完成的。这种自测试结构需要的测试时间比较短,但是实现它需要很大的硬件开销;在每个扫描周期测试一次的模式中,一个测试向量在测试模式下通过l个时钟节拍的移位操作被置入扫描链中(l是最长的扫描链中所含的扫描触发器的数目),在下一个时钟节拍里电路转到正常工作模式,测试向量被置入到电路中并产生响应,并且响应被接收到扫描链中。然后电路重新回到测试模式,扫描链中的响应信息被移出到多输入特征分析器(MISR)中,同时下一个测试向量被置入扫描链。这种自测试结构减少了硬件开销,但是所需的测试时间却随着扫描链的长度增加而增长。图1是每个扫描周期测试一次的自测试结构的基本结构框图。
图1中线性反馈移位寄存器(LFSR)和相移器用于产生伪随机的测试向量,SC为扫描链,它有电路中的时序元件(一般是指触发器)经过修改后(改为扫描触发器)连接而成。多输入特征分析器(MISR)的作用是收集测试响应并进行特征压缩。相移器输出的测试向量进入扫描链和电路的组合逻辑部分,最终其响应由多输入特征分析器进行收集和压缩。
每个扫描周期测试一次的自测试方法的扫描周期是指一个测试向量被移入(或者测试响应被移出)扫描链所需的时间,在扫描周期内电路处于测试状态;捕捉周期是指收集测试响应的时间,在此时间段内,电路被设置为正常工作状态。一个测试周期包含一个扫描周期以及紧随其后的一个捕捉周期。不失一般性,对于信号线l,其i可控度C1(l)(i∈{0,1})定义为随机选择一输入向量将信号线l赋值为i的概率;其可观测度O(l)定义为随机选择一输入向量将信号线l上的值传到原始输出或扫描输出的概率。
随机自测试的测试时间长度和随机难测故障的数量有很大的关系。针对这个问题目前已提出很多技术,最主要的包括:(1)加权随机测试,(2)测试点插入,(3)改进测试码产生器,(4)提出新的扫描结构。
本发明的工作是基于扫描的自测试技术与加权随机测试技术的结合。传统的加权随机测试是指将拥有不同信号概率(信号的值为1的概率)的加权随机信号作为测试向量,以缩短达到预定故障覆盖率所需要的时间。针对这项技术也出现了很多的研究成果:Bardell,McAnney和Savir提出了一种回溯算法来计算电路原始输入出的权,这种方法的计算非常简便;Pomeranz和Reddy提出了一种可以提高故障覆盖率的加权确定性测试码产生方法。最近,Tsai,Cheng和Bhawmik提出了一种多响应收集周期的自测试方法,这种方法通过提高电路的可观测度来提高测试的效果。
本发明采用通过对扫描链的选通信号加权的策略达到产生加权随机测试向量的目的。这种策略的优点在于可以实现任意时钟的测试响应收集,以及很容易实现对扫描链里的测试向量加权。同时,实现这种策略并不需要对现有自测试方法的硬件结构作太大的改动,通用的测试码产生器以及响应压缩逻辑完全适用于该方法。
发明内容
本发明提出了一种新颖的采用加权扫描选通信号的基于扫描的自测试电路结构及其实现方法,这种电路结构本身可用于数字电路的可测试性设计,而实现这种电路结构的方法又可以作为一种标准的EDA算法嵌入到工业界普遍使用的各种EDA软件中。本发明所述电路结构的基本框图如图2所示。权w1,w2,……,wk∈{0.5,0.625,0.75,0.85}分别被赋给了扫描链SC1,SC2,……,SCk的扫描选通信号。信号test是切换测试模式和正常工作模式的开关,当test=1时,系统进入测试模式,加权的扫描选通信号作用于扫描链产生加权的测试码;当test=0时,系统回到正常功能模式。
实现本发明的关键技术要点在于如何为图2中的各条扫描链选择合适的权值,这关系到最终电路测试结果的优劣程度。我们提出了一个算法和一个电路可测度评价函数来保证所选择的权值是最优的。我们提出的电路可测度评价如下:
在方程(1)中,F是随机难测故障集,l/i代表随机难测故障集F中信号线l处的单固定性i型故障(i∈{0,1}),C1(l)、C0(l)、O(l)分别表示信号线l处的1可控度、0可控度和可观测度。显然,G越小,则电路的整体可测试性越好。因此,对于每一条扫描链,均要从集合S={0.5,0.625,0.75,0.875}中选择可以使函数(1)最小化的元素作为这条扫描链的权。
本发明所述的自测试结构的特征在于:
线性反馈移位寄存器;
相移器,它的各输入端接收上述线性反馈移位寄存器的相应的输出信号,它的输出信号是伪随机测试向量,分别进入扫描链和被测电路的组合逻辑部分;
与门电路组合单元,单元中每个与门的一个输入信号是切换测试模式和正常工作模式的开关信号,用test表示;每个与门的另一个输入信号是一个已加权的随机信号,不同与门的此信号各自具有的权值分别用W1、W2、W3……Wk表示;
扫描链,它由SC1、SC2……SCk条扫描链组成,k为扫描链的个数;上述各扫描链由结构彼此相同的扫描触发器多级地串联而成,每个扫描触发器由一个多路转换器和一个触发器依次串联而成,每个触发器共用一条时钟线;从第二级扫描触发器开始,各级扫描触发器中多路转换器的一个输入端与上一级扫描触发器中触发器的输出端相连,第一级扫描触发器中的多路转换器的一个输入端与上述相移器的相应测试向量输出端相连;各级扫描触发器中各多路转换器的另一个输入端与下述被测电路的组合逻辑部分中对应的信号线相连,此信号线既是扫描触发器的一条输入信号线,在整个电路中又是一个伪输出端,用PPO表示;扫描触发器的输出信号线既连接到下一级扫描触发器的某个输入端,又连接到下述被测电路的组合逻辑部分中对应的信号线上,此信号线也称为电路的一个伪输入端,用PPI表示,最后一级扫描触发器的输出信号直接作为整个电路的一个扫描输出端;
多路选择器,用MUX表示,它有上述test信号、来自外部的原始输入信号以及由上述相移器输出的测试向量信号共三个信号输入端;
被测电路的组合逻辑部分,它的输入端与上述多路选择器的输出端相连,其中可能包含的若干可控点的输入端与上述相移器的测试向量输出端相连;
多输入特征分析器,它的输入端分别与上述被测电路的组合逻辑部分的原始输出端、可观点输出端、以及上述个扫描链的末位扫描触发器的原始输出端相连;
加权随机信号产生逻辑单元,其输入信号来源于相移器输出的未加权的伪随机信号;随机选择三个伪随机信号分别经过一个二输入与门和一个二输入或门的组合产生权值为0.625的随机信号;再随机选择另外二个伪随机信号经过一个二输入或门产生权值为0.75的随机信号;再随机选择另外三个伪随机信号经过一个三输入或门产生权值为0.875的随机信号,其余各权值的随机信号以此类推产生。以上各加权的随机信号分别被赋给各扫描链的扫描选通信号输入端,以控制扫描链在扫描模式和功能模式之间的转换。
3、本发明所述的自测试方法的特征在于,它依次含有一下步骤:
假设:有k个扫描链SC1、SC2……SCk;权w1=0.5,w2=0.625,w3=0.75,w4=0.875构成权集W;建立电路可测度评价函数如下:
上述可测度评价函数中,F是随机难测故障集,l/i代表随机难测故障集F中信号线l处的单固定性i型故障(i∈{0,1}),C1(l)、C0(l)、O(l)分别表示信号线l处的1可控度、0可控度和可观测度;
步骤1:把所有扫描链的测试模式预设置为传统的每个扫描周期测试一次的模式,并用下式计算此状态下的电路可测度评价函数G(w1 0),下标1表示要处理的扫描链是第1条,即SC1,上标0表示此时SC1还处于未加权的状态;
步骤2:在其它扫描链保持在传统的每扫描周期测试一次的模式下,选定第1条扫描链SC1,把权集W中的每个权值w1=0.5,w2=0.625,w3=0.75,w4=0.875依次在第一条扫描链上尝试,计算出与权值w1,w2,w3,w4分别对应的各个电路可测度评价函数值G(w1 1),G(w1 2),G(w1 3),G(w1 4);步骤2依次含有以下各个步骤:
步骤2.1:将权w1=0.5赋给第1条扫描链SC1,用W1=w1=0.5来表示这种情况,W1中下标1表示要处理的扫描链是第1条,w1中上标1表示所选扫描链采用的是权集中的第1个值0.5;其它扫描链,即SC2至SCk,仍保持在传统的每扫描周期测试一次的模式下;
步骤2.2:对于所有保持在传统的每扫描周期测试一次的模式下的扫描链,即SC2至SCk,将其内部的所有PPI的0可控度C0和1可控度C1均设置为0.5;
步骤2.3:对于加权的扫描链,即第1条扫描链,按照从第一级到最后一级的顺序依次计算此链中每个扫描触发器的各信号线的可控度,每级扫描触发器可控度的计算方式相同,对于第n级扫描触发器,其可控度计算方式如下:
C1(PPIn)=W1C1(an-1)+C1(PPOn)*(1-W1)
C1(an-1)=C1(PPIn-1)
其中W1表示第1条扫描链所对应的权,αn-1表示第n-1级扫描触发器的输出端信号线,PPIn-1表示从第n-1级扫描触发器的输出端连接到上述电路组合逻辑部分的分支信号线,PPIn表示从第n级扫描触发器的输出端连接到上述电路组合逻辑部分的分支信号线,PPOn表示从上述电路组合逻辑部分连接到第n个扫描出发器的信号线;
W1C1(αn-1)表示当权值为W1时,在扫描模式下PPIn被置为1的概率,当n=1时,则C1(α0)=0.5;C1(PPOn)·(1-W1)表示当权值为W1时,在功能模式下PPIn被置为1的概率:
步骤2.4:计算上述电路组合逻辑部分中每条信号线的可控度,其具体计算公式如下:
对于电路的原始输入端PI,有C1(PI)=C0(PI)=0.5;
对于缓冲门,其中A为其输入信号线,B为其输出信号线,则有:
C1(B)=C1(A),C0(B)=C0(A);
对于D触发器,其中A为其输入信号线,B为其输出信号线,则有:
C1(B)=C1(A),C0(B)=C0(A);
对于非门,其中A为其输入信号线,B为其输出信号线,则有:
C1(B)=C0(A),C0(B)=C1(A);
对于j输入的与门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
对于j输入的或门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
对于j输入的与非门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
对于j输入的或非门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
步骤2.5:对于所有保持在传统的每扫描周期测试一次的模式下的扫描链,即SC2至SCk,将其内部的所有PPO的可观测度0均设置为1/(m+1),其中m是这条扫描链中所含扫描触发器的数目;
步骤2.6:对于加权的扫描链,即第1条扫描链,按照从最后一级到第一级的顺序依次计算此链中每个扫描触发器的各信号线的可观测度,每级扫描触发器可观测度的计算方式相同,对于第n级扫描触发器,其可观测度计算方式如下:
O(an-1)=1-(1-O(PPIn-1))*(1-O(bn-1))
O(bn-1)=W1*O(an)
O(PPOn)=O(an)(1-W1);
其中W1、αn-1、αn、PPIn-1及PPOn的定义同上,bn-1表示从第n-1级扫描触发器输出连接到第n级扫描触发器输入的信号线,当n=m,即第n级扫描触发器为最后一级时,则O(αn)=1;
步骤2.7:计算上述电路组合逻辑部分中每条信号线的可观测度,其具体计算公式如下:
对于电路的原始输出端PO,有O(PO)=1;
对于缓冲门,其中A为其输入信号线,B为其输出信号线,则有:
O(A)=O(B);
对于D触发器,其中A为其输入信号线,B为其输出信号线,则有:
O(A)=O(B);
对于非门,其中A为其输入信号线,B为其输出信号线,则有:
O(A)=O(B);
对于j输入的与门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
对于j输入的或门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
对于j输入的与非门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
对于j输入的或非门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
步骤2.8:利用上述电路可测度评价函数计算对应于权集
W中第1个权值w1的函数值G(w1 1),电路可测度评价函数值的计算公式为:
此公式中各符号的定义同上;
步骤2.9:对于权集W中的其它权值w2、w3、w4,分别重复步骤2.1至步骤2.8,从而计算出与w2、w3、w4分别对应的电路可测度评价函数值G(w1 2),G(w1 3),G(w1 4);
步骤3:比较G(w1 0),G(w1 1),G(w1 2),G(w1 3),G(w1 4),选出
当v=0时,则保留SC1为传统的每个扫描周期测试一次的自测试模式;当v≠0时,则把权值wv赋给SC1的扫描选通信号,记为w1 v;
步骤4:把步骤3得到的第1条扫描链的SC1选通信号的加权信息带入上述自测试结构,并更新电路的测度信息以及电路的可测度评价函数值G(w2 0),下标表示要处理的是第2条扫描链,上标0表示此时SC2还处于未加权的状态;
步骤5:选定第2条扫描链SC2,重复步骤2、3,获得SC2选通信号所对应的权值w2 v,当v=0时,则保留SC2为传统的每个扫描周期测试一次的自测试模式;当v≠0时,则把权值wv赋给SC2的扫描选通信号;更新电路的测度信息;
步骤6;对于剩下的扫描链SC3……SCk,重复上述步骤,得到所有扫描链的选通信号各自对应的权值。
我们将发明所述方法(简称为WTS)在ISCAS 89、93以及ITC 99的电路上进行了实验并和两种近年来得到广泛运用的方法进行了实验结果的比较。在自测试结构中,我们使用了一个24级的线性反馈移位寄存器(LFSR)和一个相移器的组合作为伪随机测试码产生器。我们将所有的扫描链的长度设定为10,同时将故障模拟时间设为50万个时钟周期。
用于比较的两种方法分别是:1、多响应收集周期的自测试方法MTS,2、传统的每个扫描周期测试一次的方法STS。WTS与它们的比较结果以及WTS方法的其它相关指标如表1所示。
表1的第2列至第5列分别列出了原电路的面积(area(orig.))、WTS方法用到的相移器的面积(area(PS))、图3中权产生逻辑的面积(area(WG))以及后两者面积之和相对于原电路面积的百分比(AO)。值得注意的是,权产生逻辑的面积是非常小且不随电路规模变化的。第6列是本发明的方法在各电路上的运算时间。即使是处理规模很大的电路,本发明的方法所需的运行时间也是很短的。
第7列至第9列分别列出三种方法所能获得的故障覆盖率(简称FC)。对于所有电路,WTS方法都可以获得非常高的故障覆盖率。其中s4863获得了100%的故障覆盖率,s1269、s1423、s3271和s5378也获得了超过99%的故障覆盖率,其它电路也都获得了很高的故障覆盖率,大部分电路的故障覆盖率都接近100%。实验结果表明WTS、MTS两种方法在测试效果上均明显优于STS。同时,WTS对所有电路都获得了比MTS高的故障覆盖率,其优势在s3330、s9234、s13207.1、b20、s15850和s15850.1这几个电路上体现得尤为明显。最后一行的平均故障覆盖率(Ave.)对比则反映了WTS相对于其它两种方法的总体优势。
第10列至第15列分别列出了WTS、MTS和STS三种方法结合测试点插入以后的故障覆盖率。我们针对部分较为难测的电路做了这个对比实验。对于每个特定的电路,三种方法所用测试点数目(#tp)均相等。实验结果证明,结合测试点插入等可测性方法以后,WTS方法可以把难测电路的故障覆盖率进一步提高到接近100%的水平。同时,在测试点插入以后,WTS相对于MTS和STS的优势仍然是非常明显的。
图6反映了三种方法在测试过程中的故障覆盖率随时钟周期的上升曲线的对比。我们选择的是s3330、s15850.1、s38584和b20这四个具有代表性的电路。值得注意的是,WTS从一开始就体现出了故障覆盖率上的优势,而且这种优势在越早的时钟周期体现得越明显。这说明运用WTS可以很快的获得预期的故障覆盖率,这对于缩短测试时间成本具有非常重要的意义。
附图说明
图1.每个扫描周期测试一次的自测试结构;
图2.采用加权扫描选通信号的自测试结构;
图3.加权随机扫描选通信号的产生逻辑;
图4.具有加权扫描选通信号的扫描链;
图5.实现本发明的总流程图;
图6.故障覆盖率上升曲线对比:
6.1:s3330电路,6.2:s15850.1电路,6.3:s38584电路,6.4:b20电路;
具体实施方式
下面我们详述为每个扫描链选择权值的方法。假设扫描电路中有k条扫描链SC1,SC2,……,SCk,权w1=0.5,w2=0.625,w3=0.75,w4=0.875构成权集S,为了便于表述,我们用w0表示扫描链的测试信号不加权的状态(此状态下扫描链仍保持为传统的每个扫描周期测试一次的模式)。此方法可描述如下:
为每条扫描链的选通信号选择相应的权值的方法
1.将所有扫描链的测试模式预设置为传统的每个扫描周期测试一次的模式,并用方程
(1)计算此状态下的电路可测度评价函数值G(w1 0)(下标1表示要处理的扫描链是第1条,即SC1,上标0表示此时SC1还处于未加权的状态)。
2.选定第一条扫描链SC1,将权集合S中的每个权w1,w2,w3,w4依次在该扫描链上尝试(此时其它扫描链保持在传统的每个扫描周期测试一次的模式下),算出与w1,w2,w3,w4分别对应的电路可测度评价函数值G(w1 1),G(w1 2),G(w1 3),G(w1 4)。
3.比较G(w1 0),G(w1 1),G(w1 2),G(w1 3),G(w1 4),选出
若v=0,则保持SC1为传统的每个扫描周期测试一次的模式;若v≠0,
则将权wv赋给SC1的扫描选通信号,记为w1 v。
4.将SC1选通信号的加权信息w1 v带入电路(若v=0,则保持SC1为传统的每个扫描周期测试一次的模式),并更新电路的测度信息以及电路可测度评价函数值G(w2 0)(下标2表示要处理的扫描链是第2条,即SC2,上标0表示此时SC2还处于未加权的状态)。
5.选定第二条扫描链SC2,重复步骤2、3,获得SC2选通信号所对应的权w2 v(若v=0,则保持SC2为传统的每个扫描周期测试一次的模式)。将w2 v应用于电路并更新测度信息。
6.对于剩下的扫描链SC3,……,SCk,重复上述方法。从而获得所有扫描链的选通信号各自对应的权。
上述为每个扫描链选择权值的方法中,电路可测度评价函数值G的计算是建立在对电路内部信号线(节点)上的测度参数(可控度和可观测度)的精确衡量的基础上。电路内部节点的测度计算是利用经典COP(可控度及可观测度计算程序)概率测度来完成的。测度计算的细节将在后文中介绍。
本发明还定义了图2中的“加权随机扫描选通信号的产生逻辑”模块,这个模块是产生加权的扫描选通信号的硬件结构,其具体结构如图3所示。相移器(phase shifter)输出的是未加权(也可认为是权为0.5)的随机信号。相移器的输出信号经过一个二输入与门和一个二输入或门的组合产生w2(0.625)信号;经过一个二输入或门产生w3(0.75)信号;经过一个三输入或门产生w4(0.875)信号。在扫描电路中,对应着同一个权的扫描链可共用相同的扫描选通信号,由此带来的额外硬件开销是非常小的。
要实现上述为每个扫描链选择权值的方法,需要对电路中每个节点的测度值(包括可控度值和可观测度值)进行计算。我们提出了一个新的计算方法。测度计算使用的是COP测度,就具体的计算过程而言,可将原始输入端(简称PI)、扫描触发器输出端(由于在测试中其功能相当于原始输入端,所以也可以称为伪原始输入,简称PPI)的0/1可控度,以及原始输出端(简称PO)、扫描触发器输入端(由于在测试中其功能相当于原始输出端,所以也可以称为伪原始输出,简称PPO)的可观测度作为边界条件,根据COP测度的计算规则求出电路中每个节点的可控度和可观测度。本方法在计算过程中与传统方法的主要区别在于扫描链上(包括PPI和PPO)可控度和可观测度这两组边界条件的确定。这也是本节介绍的重点。
对于不加权(维持传统的每个扫描周期测试一次的模式)的扫描链,我们可以认为其内部的所有PPI的0可控度和1可控度均为0.5;其内部的所有PPO的可观测度均为1/(l+1),其中l是这条扫描链中所含扫描触发器的数目(虽然是估量值,但是却足够精确,而且可以大大简化内部节点测度计算的复杂度)。对于加权选通的扫描链,其内部PPI的可控度计算和内部PPO的可观测度计算如下(一个电路可能有多条加权选通的扫描链,我们以一条扫描链为例来说明计算方法):
加权选通的扫描链中PPI的可控度计算
图4是一条长度为m的扫描链(参看图2中的扫描链SC),它的扫描选通信号的权为W,图中Mn表示第n级扫描触发器中的多路转换器(它与D触发器一起构成一个扫描触发器,多个扫描触发器连在一起构成扫描链),PPIn和PPOn分别代表第n级扫描触发器的输出(也是电路的伪输入)和输入(也是电路的伪输出)。
PPI1的信号概率(1可控度)可表示为:
式(2)中,
表示PPI1在测试模式下被伪随机扫描输入信号Sin置为1的概率;C1(PPO1)·(1-W)表示PPI1在功能模式(响应收集周期)下被同一扫描触发器的输入PPO1置为1的概率。PPI2的信号概率(1可控度)可表示为:
C1(PPI2)=W·C1(a1)+C1(PPO2)·(1-W) (3)
式(3)中W·C1(a1)表示PPI2在测试模式下被置为1的概率,其中,C1(a1)=C1(PPI1);C1(PPO2)·(1-W)表示PPI2在功能模式(响应收集周期)下被同一扫描触发器的输入PPO2置为1的概率。PPIm的信号概率(1可控度)可计算如下:
C1(PPIm)=W·C1(am-1)+C1(PPOm)·(1-W) (4)
式(4)中有C1(am-1)=C1(PPIm-1)。
对于电路中组合逻辑部分中的节点,其可控度计算方式与传统的使用COP测度的每个扫描周期测试一次的自测试相同。
加权选通的扫描链中PPO的可观测度计算
对于加权选通的扫描链,可观测度的计算应该从扫描输出开始。首先考虑第m个扫描触发器:
O(am-1)=1-(1-O(PPIm-1))·(1-O(bm-1)) (5)
O(bm-1)=W·O(am)=W (6)
O(PPOm)=O(am)·(1-W)=1-W (7)
式(5)表示am-1处的故障效应可以从bm1和PPIm-1两条路径分别以一定的几率传递出去。式(6)表示bm-1处的故障效应在测试模式下通过am传递到扫描输出的概率。式(7)表示PPOm处的故障效应在功能模式下通过am传递到扫描输出的概率。第2个扫描触发器相关信号的可观测度计算如下:
O(a2)=1-(1-O(PPI2))·(1-O(b2)) (8)
O(b2)=W·O(a3) (9)
O(PPO2)=O(a2)·(1-W) (10)
同样的,第1个扫描触发器相关信号的可观测度计算如下:
O(a1)=1-(1-O(PPI1))·(1-O(b1)) (11)
O(b1)=W·O(a2) (12)
O(PPO1)=O(a1)·(1-W) (13)
式(2)-(13)用于计算加权选通的扫描链上所有PPI和PPO的可控度和可观测度。式中也反映出大部分PPI和PPO与电路中组合逻辑部分在测度计算上存在相互依赖性,因此我们无法一次性的确定测度计算的所有边界条件。实际采用的测度计算方法是首先给所有不能确定精确测度值的PPI和PPO预设一个测度初值,然后按照上述扫描链上的测度规则以及组合逻辑中的COP测度规则进行计算并迭代数次。实验证明这个迭代不具备初值敏感性,而且迭代收敛得非常快。
我们将上面介绍的各项细节技术汇总衔接以后,就可以概括出实现本发明的总流程图,如图5所示。
本发明提出了一种有效的基于扫描的自测试方法。这种方法将采用加权的随机信号来控制扫描链的扫描选通信号,并由此引入了一种新的测试码产生方法:该方法在PPI处产生加权的测试信号,并可在测试过程中随机的收集测试响应。本方法无需在电路的功能路径上插入任何逻辑,仅需要在自测试控制器中加入一个面积很小的权产生逻辑,因而几乎不带来任何硬件开销,更不会带来额外的延迟开销。采用本发明,每个测试周期的扫描输入周期及测试响应接收周期数都是不固定的。本发明完全跳出了传统的每个扫描周期测试一次的自测试方法的框架,建立了一种新的测试概念。我们所采用的自测试结构可以很容易地由工业界广泛运用的结构修改而成,同时本方法可以非常容易地嵌入到现有的EDA工具中,因而有很好的实用前景。大量的实验数据证明本方法可以非常显著的提高基于扫描的自测试的效果。
表1:实验结果比较
电路 | area(orig.) | area(PS) | area(WG) | AO(%) | CPU时间(秒) | 无测试点的FC(%) | 插入测试点以后的FC(%) | |||||||
WTS | MTS | STS | WTS | MTS | STS | |||||||||
#tp | FC(%) | #tp | FC(%) | #tp | FC(%) | |||||||||
s1269 | 1417 | 168 | 9 | 12.46 | 0.10 | 99.87 | 98.99 | 98.99 | - | - | - | - | - | - |
s1423 | 1904 | 192 | 9 | 10.56 | 0.28 | 99.25 | 98.95 | 98.30 | - | - | - | - | - | - |
s1512 | 1834 | 272 | 9 | 15.32 | 0.22 | 96.92 | 96.86 | 96.28 | 5 | 98.33 | 5 | 97.88 | 5 | 97.29 |
s3271 | 3859 | 292 | 9 | 7.80 | 1.35 | 99.95 | 99.57 | 98.25 | - | - | - | - | - | - |
s3330 | 4136 | 412 | 9 | 10.18 | 1.16 | 97.58 | 94.33 | 91.51 | 5 | 99.57 | 5 | 98.40 | 5 | 97.73 |
s3384 | 4619 | 472 | 9 | 10.41 | 1.62 | 97.65 | 97.62 | 96.36 | 5 | 98.25 | 5 | 97.65 | 5 | 97.47 |
s4863 | 5123 | 456 | 9 | 9.06 | 1.41 | 100 | 99.25 | 97.54 | - | - | - | - | - | - |
s5378 | 6002 | 404 | 9 | 6.88 | 2.23 | 99.30 | 98.93 | 98.18 | - | - | - | - | - | - |
s9234 | 10207 | 320 | 9 | 3.22 | 12.43 | 91.88 | 90.70 | 88.02 | 20 | 93.65 | 20 | 93.61 | 20 | 92.50 |
s13207.1 | 17687 | 972 | 9 | 5.55 | 48.64 | 98.55 | 97.31 | 97.31 | - | - | - | - | - | - |
s15850 | 19643 | 564 | 9 | 2.92 | 43.16 | 95.01 | 93.86 | 93.64 | 15 | 97.32 | 15 | 96.51 | 15 | 96.19 |
s15850.1 | 19011 | 1012 | 9 | 5.37 | 56.86 | 95.42 | 94.12 | 93.48 | 15 | 97.51 | 15 | 96.58 | 15 | 96.28 |
s38417 | 48824 | 1480 | 9 | 3.05 | 573.0 | 97.2 | 97.0 | 95.85 | 15 | 99.07 | 15 | 98.86 | 15 | 98.05 |
07.1 | 87 | 4 | .55 | .31 | 31 | |||||||||
s15850 | 19643 | 564 | 9 | 2.92 | 43.16 | 95.01 | 93.86 | 93.64 | 15 | 97.32 | 15 | 96.51 | 15 | 96.19 |
s15850.1 | 19011 | 1012 | 9 | 5.37 | 56.86 | 95.42 | 94.12 | 93.48 | 15 | 97.51 | 15 | 96.58 | 15 | 96.28 |
s38417 | 48824 | 1480 | 9 | 3.05 | 573.0 | 97.27 | 97.06 | 95.85 | 15 | 99.07 | 15 | 98.86 | 15 | 98.05 |
s38584 | 47584 | 1216 | 9 | 2.57 | 472.2 | 96.33 | 95.91 | 95.46 | 13 | 97.34 | 13 | 97.12 | 13 | 96.83 |
b14 | 21323 | 432 | 9 | 2.07 | 25.3 | 92.12 | 91.49 | 89.93 | 15 | 94.65 | 15 | 94.17 | 15 | 92.69 |
b20 | 43003 | 628 | 9 | 1.48 | 161.1 | 95.41 | 94.00 | 93.28 | 20 | 96.60 | 20 | 95.52 | 20 | 94.15 |
b21 | 43811 | 628 | 9 | 1.45 | 162.4 | 93.39 | 93.01 | 91.83 | 20 | 96.44 | 20 | 95.64 | 20 | 94.79 |
b22 | 63957 | 628 | 9 | 1.25 | 347.9 | 94.99 | 94.37 | 93.54 | 20 | 96.90 | 20 | 95.71 | 20 | 94.68 |
Ave. | - | - | - | - | - | 96.72 | 95.91 | 94.88 | - | 97.14 | - | 96.47 | - | 95.72 |
Claims (2)
1、采用加权扫描选通信号的基于扫描的自测试结构,其特征在于:
线性反馈移位寄存器;
相移器,它的各输入端接收上述线性反馈移位寄存器的相应的输出信号,它的输出信号是伪随机测试向量,分别进入扫描链和被测电路的组合逻辑部分;
与门电路组合单元,单元中每个与门的一个输入信号是切换测试模式和正常工作模式的开关信号,用test表示;每个与门的另一个输入信号是一个已加权的随机信号,不同与门的此信号各自具有的权值分别用W1、W2、W3……Wk表示;
扫描链,它由SC1、SC2……SCk条扫描链组成,k为扫描链的个数;上述各扫描链由结构彼此相同的扫描触发器多级地串联而成,每个扫描触发器由一个多路转换器和一个触发器依次串联而成,每个触发器共用一条时钟线;从第二级扫描触发器开始,各级扫描触发器中多路转换器的一个输入端与上一级扫描触发器中触发器的输出端相连,第一级扫描触发器中的多路转换器的一个输入端与上述相移器的相应测试向量输出端相连;各级扫描触发器中各多路转换器的另一个输入端与下述被测电路的组合逻辑部分中对应的信号线相连,此信号线既是扫描触发器的一条输入信号线,在整个电路中又是一个伪输出端,用PPO表示;扫描触发器的输出信号线既连接到下一级扫描触发器的某个输入端,又连接到下述被测电路的组合逻辑部分中对应的信号线上,此信号线也称为电路的一个伪输入端,用PPI表示,最后一级扫描触发器的输出信号直接作为整个电路的一个扫描输出端;
多路选择器,用MUX表示,它有上述test信号、来自外部的原始输入信号以及由上述相移器输出的测试向量信号共三个信号输入端;
被测电路的组合逻辑部分,它的输入端与上述多路选择器的输出端相连,其中可能包含的若干可控点的输入端与上述相移器的测试向量输出端相连;
多输入特征分析器,它的输入端分别与上述被测电路的组合逻辑部分的原始输出端、可观点输出端、以及上述个扫描链的末位扫描触发器的原始输出端相连;
加权随机信号产生逻辑单元,其输入信号来源于相移器输出的未加权的伪随机信号;随机选择三个伪随机信号分别经过一个二输入与门和一个二输入或门的组合产生权值为0.625的随机信号;再随机选择另外二个伪随机信号经过一个二输入或门产生权值为0.75的随机信号;再随机选择另外三个伪随机信号经过一个三输入或门产生权值为0.875的随机信号,其余各权值的随机信号以此类推产生。以上各加权的随机信号分别被赋给各扫描链的扫描选通信号输入端,以控制扫描链在扫描模式和功能模式之间的转换。
2、根据权利要求1所述的采用加权扫描选通信号的基于扫描的自测试结构而提出的自测试方法其特征在于,它依次含有一下步骤:
假设:有k个扫描链SC1、SC2……SCk;权w1=0.5,w2=0.625,w3=0.75,w4=0.875构成权集
W;建立电路可测度评价函数如下:
上述可测度评价函数中,F是随机难测故障集,l/i代表随机难测故障集F中信号线l处的单固定性i型故障(i∈{0,1}),C1(l)、C0(l)、O(l)分别表示信号线l处的1可控度、0可控度和可观测度;
步骤1:把所有扫描链的测试模式预设置为传统的每个扫描周期测试一次的模式,并用下式计算此状态下的电路可测度评价函数G(w1 0),下标1表示要处理的扫描链是第1条,即SC1,上标0表示此时SC1还处于未加权的状态;
步骤2:在其它扫描链保持在传统的每扫描周期测试一次的模式下,选定第1条扫描链SC1,把权集
W中的每个权值w1=0.5,w2=0.625,w3=0.75,w4=0.875依次在第一条扫描链上尝试,计算出与权值w1,w2,w3,w4分别对应的各个电路可测度评价函数值G(w1 1),G(w1 2),G(w1 3),G(w1 4);步骤2依次含有以下各个步骤:
步骤2.1:将权w1=0.5赋给第1条扫描链SC1,用W1=w1=0.5来表示这种情况,W1中下标1表示要处理的扫描链是第1条,w1中上标1表示所选扫描链采用的是权集中的第1个值0.5;其它扫描链,即SC2至SCk,仍保持在传统的每扫描周期测试一次的模式下;
步骤2.2:对于所有保持在传统的每扫描周期测试一次的模式下的扫描链,即SC2至SCk,将其内部的所有PPI的0可控度C0和1可控度C1均设置为0.5;
步骤2.3:对于加权的扫描链,即第1条扫描链,按照从第一级到最后一级的顺序依次计算此链中每个扫描触发器的各信号线的可控度,每级扫描触发器可控度的计算方式相同,对于第n级扫描触发器,其可控度计算方式如下:
C1(PPIn)=W1C1(an-1)+C1(PPOn)*(1-W1)
C1(an-1)=C1(PPIn-1)
其中W1表示第1条扫描链所对应的权,an-1表示第n-1级扫描触发器的输出端信号线,PPIn-1表示从第n-1级扫描触发器的输出端连接到上述电路组合逻辑部分的分支信号线,PPIn表示从第n级扫描触发器的输出端连接到上述电路组合逻辑部分的分支信号线,PPOn表示从上述电路组合逻辑部分连接到第n个扫描出发器的信号线;
W1C1(an-1)表示当权值为W1时,在扫描模式下PPIn被置为1的概率,当n=1时,则C1(a0)=0.5;C1(PPOn)·(1-W1)表示当权值为W1时,在功能模式下PPIn被置为1的概率;
步骤2.4:计算上述电路组合逻辑部分中每条信号线的可控度,其具体计算公式如下:对于电路的原始输入端PI,有C1(PI)=C0(PI)=0.5;
对于缓冲门,其中A为其输入信号线,B为其输出信号线,则有:
C1(B)=C1(A),C0(B)=C0(A);
对于D触发器,其中A为其输入信号线,B为其输出信号线,则有:
C1(B)=C1(A),C0(B)=C0(A);
对于非门,其中A为其输入信号线,B为其输出信号线,则有:
C1(B)=C0(A),C0(B)=C1(A);
对于j输入的与门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
对于j输入的或门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
对于j输入的与非门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
对于j输入的或非门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
步骤2.5:对于所有保持在传统的每扫描周期测试一次的模式下的扫描链,即SC2至SCk,将其内部的所有PPO的可观测度O均设置为1/(m+1),其中m是这条扫描链中所含扫描触发器的数目;
步骤2.6:对于加权的扫描链,即第1条扫描链,按照从最后一级到第一级的顺序依次计算此链中每个扫描触发器的各信号线的可观测度,每级扫描触发器可观测度的计算方式相同,对于第n级扫描触发器,其可观测度计算方式如下:
O(an-1)=1-(1-O(PPIn-1))*(1-O(bn-1))
O(bn-1)=W1*O(an)
O(PPOn)=O(an)(1-W1);
其中W1、an-1、an、PPIn-1及PPOn的定义同上,bn-1表示从第n-1级扫描触发器输出连接到第n级扫描触发器输入的信号线,当n=m,即第n级扫描触发器为最后一级时,则O(an)=1;
步骤2.7:计算上述电路组合逻辑部分中每条信号线的可观测度,其具体计算公式如下:
对于电路的原始输出端PO,有O(PO)=1;
对于缓冲门,其中A为其输入信号线,B为其输出信号线,则有:
O(A)=O(B);
对于D触发器,其中A为其输入信号线,B为其输出信号线,则有:
O(A)=O(B);
对于非门,其中A为其输入信号线,B为其输出信号线,则有:
O(A)=O(B);
对于j输入的与门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
对于j输入的或门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
对于j输入的与非门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
对于j输入的或非门,其中A1至Aj为其输入信号线,B为其输出信号线,则有:
步骤2.8:利用上述电路可测度评价函数计算对应于权集
W中第1个权值w1的函数值G(w1 1),电路可测度评价函数值的计算公式为:
此公式中各符号的定义同上;
步骤2.9:对于权集
W中的其它权值w2、w3、w4,分别重复步骤2.1至步骤2.8,从而计算出与w2、w3、w4分别对应的电路可测度评价函数值G(w1 2),G(w1 3),G(w1 4);
步骤3:比较G(w1 0),G(w1 1),G(w1 2),G(w1 3),G(w1 4),选出
当v=0时,则保留SC1为传统的每个扫描周期测试一次的自测试模式;当v≠0时,则把权值wv赋给SC1的扫描选通信号,记为w1 v;
步骤4:把步骤3得到的第1条扫描链的SC1选通信号的加权信息带入上述自测试结构,并更新电路的测度信息以及电路的可测度评价函数值G(w2 0),下标表示要处理的是第2条扫描链,上标0表示此时SC2还处于未加权的状态;
步骤5:选定第2条扫描链SC2,重复步骤2、3,获得SC2选通信号所对应的权值w2 v,当v=0时,则保留SC2为传统的每个扫描周期测试一次的自测试模式;当v≠0时,则把权值wv赋给SC2的扫描选通信号;更新电路的测度信息;
步骤6:对于剩下的扫描链SC3……SCk,重复上述步骤,得到所有扫描链的选通信号各自对应的权值。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB2005100113829A CN100395557C (zh) | 2005-03-04 | 2005-03-04 | 采用加权扫描选通信号的基于扫描的自测试结构的自测试方法 |
US11/368,015 US7526696B2 (en) | 2005-03-04 | 2006-03-03 | Scan-based self-test structure and method using weighted scan-enable signals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB2005100113829A CN100395557C (zh) | 2005-03-04 | 2005-03-04 | 采用加权扫描选通信号的基于扫描的自测试结构的自测试方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1654973A true CN1654973A (zh) | 2005-08-17 |
CN100395557C CN100395557C (zh) | 2008-06-18 |
Family
ID=34894183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2005100113829A Active CN100395557C (zh) | 2005-03-04 | 2005-03-04 | 采用加权扫描选通信号的基于扫描的自测试结构的自测试方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7526696B2 (zh) |
CN (1) | CN100395557C (zh) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101828121B (zh) * | 2007-10-19 | 2012-12-26 | 株式会社Lptex | 逻辑值决定方法 |
CN101828122B (zh) * | 2007-10-19 | 2012-12-26 | 株式会社Lptex | 无关位提取方法 |
CN101097244B (zh) * | 2006-06-27 | 2013-09-04 | 晶像股份有限公司 | 实现测试时钟控制结构("tccs")的器件的基于扫描测试 |
TWI455489B (zh) * | 2006-01-20 | 2014-10-01 | Silicon Image Inc | 具嵌入式自測試與除錯特徵之並行碼核對器及高效率高速度輸入輸出之硬體 |
CN105301479A (zh) * | 2015-11-17 | 2016-02-03 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种基于开关矩阵控制的可变链长动态边界扫描结构和方法 |
CN105738791A (zh) * | 2014-12-26 | 2016-07-06 | 辛纳普蒂克斯显像装置合同会社 | 半导体设备 |
CN105911461A (zh) * | 2016-04-26 | 2016-08-31 | 湖北理工学院 | 环形链分时复用测试端口的测试结构 |
CN106546907A (zh) * | 2016-10-27 | 2017-03-29 | 清华大学 | 一种低功耗扫描自测试电路以及自测试方法 |
CN108414924A (zh) * | 2018-05-14 | 2018-08-17 | 珠海市微半导体有限公司 | 一种进入芯片测试模式的电路及其控制方法 |
CN110221196A (zh) * | 2019-06-25 | 2019-09-10 | 清华大学 | 单固定型故障基于可测试性影响锥的测试精简方法及系统 |
CN111337820A (zh) * | 2020-04-24 | 2020-06-26 | 江西联智集成电路有限公司 | 数字芯片扫描链测试方法、装置、设备及介质 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080092093A1 (en) * | 2006-10-12 | 2008-04-17 | Nec Laboratories America, Inc. | Register Transfer Level (RTL) Test Point Insertion Method to Reduce Delay Test Volume |
US8164345B2 (en) * | 2008-05-16 | 2012-04-24 | Rutgers, The State University Of New Jersey | Spectral and information theoretic method of test point, partial-scan, and full-scan flip-flop insertion to improve integrated circuit testability |
JP5145167B2 (ja) * | 2008-08-20 | 2013-02-13 | ルネサスエレクトロニクス株式会社 | クロックドメインチェック方法及びクロックドメインチェック用プログラム並びに記録媒体 |
US7930607B2 (en) * | 2009-02-10 | 2011-04-19 | Ozgur Sinanoglu | Circuit for boosting encoding capabilities of test stimulus decompressors |
US20130275824A1 (en) * | 2012-04-12 | 2013-10-17 | Lsi Corporation | Scan-based capture and shift of interface functional signal values in conjunction with built-in self-test |
CN103928903A (zh) * | 2013-01-10 | 2014-07-16 | 北京科诺伟业科技有限公司 | 自恢复故障处理电路 |
US9182445B2 (en) * | 2013-05-06 | 2015-11-10 | Broadcom Corporation | Integrated circuit with toggle suppression logic |
US9651623B2 (en) * | 2015-09-11 | 2017-05-16 | International Business Machines Corporation | Reducing power requirements and switching during logic built-in-self-test and scan test |
US11079433B2 (en) | 2019-11-25 | 2021-08-03 | International Business Machines Corporation | Logic built-in self test dynamic weight selection method |
US11112457B2 (en) | 2019-11-25 | 2021-09-07 | International Business Machines Corporation | Dynamic weight selection process for logic built-in self test |
US11320482B2 (en) * | 2020-02-26 | 2022-05-03 | Silicon Laboratories Inc. | Secure scan entry |
KR102382520B1 (ko) * | 2020-11-12 | 2022-04-01 | 연세대학교 산학협력단 | 스캔 체인 형성 방법 및 스캔 체인 형성 장치 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2584172B2 (ja) * | 1991-08-23 | 1997-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | デイジタル試験信号発生回路 |
US5416783A (en) * | 1993-08-09 | 1995-05-16 | Motorola, Inc. | Method and apparatus for generating pseudorandom numbers or for performing data compression in a data processor |
US5844914A (en) * | 1996-05-15 | 1998-12-01 | Samsung Electronics, Co. Ltd. | Test circuit and method for refresh and descrambling in an integrated memory circuit |
US5983380A (en) * | 1997-09-16 | 1999-11-09 | International Business Machines Corporation | Weighted random pattern built-in self-test |
US6671838B1 (en) * | 2000-09-27 | 2003-12-30 | International Business Machines Corporation | Method and apparatus for programmable LBIST channel weighting |
US6795948B2 (en) * | 2000-12-27 | 2004-09-21 | Intel Corporation | Weighted random pattern test using pre-stored weights |
DE60105168T2 (de) * | 2001-10-10 | 2005-01-27 | Motorola, Inc., Schaumburg | Automatische Abtastprüfung von komplexen integrierten Schaltungen |
CN1440069A (zh) * | 2002-02-22 | 2003-09-03 | 清华大学 | 具有扫描设计可测试性性能的非扫描设计测试点结构 |
US7197721B2 (en) * | 2002-12-17 | 2007-03-27 | Intel Corporation | Weight compression/decompression system |
JP3788983B2 (ja) * | 2003-07-10 | 2006-06-21 | 松下電器産業株式会社 | 半導体集積回路装置 |
CN100370430C (zh) * | 2003-08-05 | 2008-02-20 | 华为技术有限公司 | 一种边界扫描链自测方法 |
-
2005
- 2005-03-04 CN CNB2005100113829A patent/CN100395557C/zh active Active
-
2006
- 2006-03-03 US US11/368,015 patent/US7526696B2/en not_active Expired - Fee Related
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI455489B (zh) * | 2006-01-20 | 2014-10-01 | Silicon Image Inc | 具嵌入式自測試與除錯特徵之並行碼核對器及高效率高速度輸入輸出之硬體 |
CN101097244B (zh) * | 2006-06-27 | 2013-09-04 | 晶像股份有限公司 | 实现测试时钟控制结构("tccs")的器件的基于扫描测试 |
CN101828122B (zh) * | 2007-10-19 | 2012-12-26 | 株式会社Lptex | 无关位提取方法 |
CN101828121B (zh) * | 2007-10-19 | 2012-12-26 | 株式会社Lptex | 逻辑值决定方法 |
CN105738791B (zh) * | 2014-12-26 | 2020-05-26 | 辛纳普蒂克斯日本合同会社 | 半导体设备 |
CN105738791A (zh) * | 2014-12-26 | 2016-07-06 | 辛纳普蒂克斯显像装置合同会社 | 半导体设备 |
CN105301479A (zh) * | 2015-11-17 | 2016-02-03 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种基于开关矩阵控制的可变链长动态边界扫描结构和方法 |
CN105301479B (zh) * | 2015-11-17 | 2017-12-01 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种基于开关矩阵控制的可变链长动态边界扫描结构和方法 |
CN105911461A (zh) * | 2016-04-26 | 2016-08-31 | 湖北理工学院 | 环形链分时复用测试端口的测试结构 |
CN106546907A (zh) * | 2016-10-27 | 2017-03-29 | 清华大学 | 一种低功耗扫描自测试电路以及自测试方法 |
CN106546907B (zh) * | 2016-10-27 | 2019-06-21 | 清华大学 | 一种低功耗扫描自测试电路以及自测试方法 |
CN108414924A (zh) * | 2018-05-14 | 2018-08-17 | 珠海市微半导体有限公司 | 一种进入芯片测试模式的电路及其控制方法 |
CN108414924B (zh) * | 2018-05-14 | 2023-07-07 | 珠海一微半导体股份有限公司 | 一种进入芯片测试模式的电路及其控制方法 |
CN110221196A (zh) * | 2019-06-25 | 2019-09-10 | 清华大学 | 单固定型故障基于可测试性影响锥的测试精简方法及系统 |
CN110221196B (zh) * | 2019-06-25 | 2020-06-16 | 清华大学 | 单固定型故障基于可测试性影响锥的测试精简方法及系统 |
CN111337820A (zh) * | 2020-04-24 | 2020-06-26 | 江西联智集成电路有限公司 | 数字芯片扫描链测试方法、装置、设备及介质 |
Also Published As
Publication number | Publication date |
---|---|
US7526696B2 (en) | 2009-04-28 |
US20060236182A1 (en) | 2006-10-19 |
CN100395557C (zh) | 2008-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1654973A (zh) | 采用加权扫描选通信号的基于扫描的自测试结构及方法 | |
CN1267739C (zh) | 基于扫描森林结构的扫描测试方法 | |
CN103091620B (zh) | 一种针对扫描测试中捕获功耗的优化方法 | |
US7272767B2 (en) | Methods and apparatus for incorporating IDDQ testing into logic BIST | |
US20080172576A1 (en) | Method for enhancing the diagnostic accuracy of a vlsi chip | |
CN101071155A (zh) | 一种可实现边界扫描多链路测试的装置及方法 | |
CN104950241A (zh) | 集成电路及在集成电路中建立扫描测试架构的方法 | |
CN106546907B (zh) | 一种低功耗扫描自测试电路以及自测试方法 | |
CN101776730B (zh) | 一种集成电路的测试图形生成器及其测试方法 | |
CN112597723A (zh) | 一种用于fpga内嵌ip的可测试性设计方法 | |
Liu et al. | BIST-diagnosis of interconnect fault locations in FPGA's | |
US7260760B2 (en) | Method and apparatus to disable compaction of test responses in deterministic test-set embedding-based BIST | |
CN1277181C (zh) | 一种单输出无反馈时序测试响应压缩电路 | |
Xiang et al. | A reconfigurable scan architecture with weighted scan-enable signals for deterministic BIST | |
US9310431B2 (en) | Diagnosis framework to shorten yield learning cycles of advanced processes | |
CN211402637U (zh) | 扫描链动态重配置的确定型test-per-clock测试装置 | |
US7702979B2 (en) | Semiconductor integrated circuit incorporating test configuration and test method for the same | |
Kundu et al. | A metric for test set characterization and customization toward fault diagnosis | |
Stanojevic et al. | Enabling yield analysis with X-Compact | |
CN111737944B (zh) | 芯片及其可测试性设计方法、装置 | |
Jang et al. | Reconfigurable scan architecture for high diagnostic resolution | |
Akhila et al. | Design and implementation of power efficient logic BIST with high fault coverage using verilog | |
US9383408B2 (en) | Fault detection system, generation circuit, and program | |
KR100474992B1 (ko) | 집적회로의폴트검출장치및방법 | |
Chillarige et al. | A novel failure diagnosis approach for low pin count and low power compression architectures |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |